ram_256.v

这是我自己写的一个小小的VERILOG程序

module ram_256(rst);

input rst;


reg [0:255]out;

integer n,j;
	always @( posedge rst)
		if(rst)
			out<=0;
		else 
			begin
				for (n=0; n<=255; n=n+1)
					begin:loop
						for(j=0; j<=7; j=j+1)
							if(n==0)
								out[0]=0;
							else if((n>>j) & 8'h01==1)
								out[n]<=j;
							disable loop;
					end
			end
	
endmodule