udcounter_test.v

来自「an up down counter in verilog」· Verilog 代码 · 共 28 行

module UDCounter_test();

parameter width=4;

wire [width-1:0] data,count_to,count;
wire             cen,ck,up_dn,reset,ld,tercnt;   

UDCounter #width DUT(.data(data),
                     .count_to(count_to),
                     .count(count),
                     .cen(cen),
                     .ck(ck),
                     .up_dn(up_dn),
                     .reset(reset),
                     .ld(ld),
                     .tercnt(tercnt));

UDCounter_tb #width test(.data(data),
                         .count_to(count_to),
                         .up_dn(up_dn),
                         .ld(ld),
                         .cen(cen),
                         .ck(ck),
                         .reset(reset));


endmodule