mux21.v

来自「an up down counter in verilog」· Verilog 代码 · 共 8 行

8 行

module mux21(in1,in2,sel,out);

input in1,in2,sel;
output out;

assign out=(sel)?in2:in1;

endmodule

mux21.v - 源码说明

本页面展示了「an up down counter in verilog」中的 mux21.v 源码文件，采用 Verilog 编程语言编写，共 8 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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