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📄 sreg8b.fit.rpt

📁 用VHDL语言仿真乘法器设计。能够实现一般乘法运算。
💻 RPT
📖 第 1 页 / 共 5 页
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+-----------------------------------------------------------------------------------+
; Delay Chain Summary                                                               ;
+----------+----------+---------------+---------------+-----------------------+-----+
; Name     ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+----------+----------+---------------+---------------+-----------------------+-----+
; clk      ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; start    ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; b[7]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; b[6]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; b[5]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; b[4]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; b[3]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; b[2]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; b[1]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; b[0]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; a[0]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; a[1]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; a[2]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; a[3]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; a[4]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; a[5]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; a[6]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; a[7]     ; Input    ; ON            ; ON            ; --                    ; --  ;
; arictl   ; Output   ; --            ; --            ; --                    ; --  ;
; dout[15] ; Output   ; --            ; --            ; --                    ; --  ;
; dout[14] ; Output   ; --            ; --            ; --                    ; --  ;
; dout[13] ; Output   ; --            ; --            ; --                    ; --  ;
; dout[12] ; Output   ; --            ; --            ; --                    ; --  ;
; dout[11] ; Output   ; --            ; --            ; --                    ; --  ;
; dout[10] ; Output   ; --            ; --            ; --                    ; --  ;
; dout[9]  ; Output   ; --            ; --            ; --                    ; --  ;
; dout[8]  ; Output   ; --            ; --            ; --                    ; --  ;
; dout[7]  ; Output   ; --            ; --            ; --                    ; --  ;
; dout[6]  ; Output   ; --            ; --            ; --                    ; --  ;
; dout[5]  ; Output   ; --            ; --            ; --                    ; --  ;
; dout[4]  ; Output   ; --            ; --            ; --                    ; --  ;
; dout[3]  ; Output   ; --            ; --            ; --                    ; --  ;
; dout[2]  ; Output   ; --            ; --            ; --                    ; --  ;
; dout[1]  ; Output   ; --            ; --            ; --                    ; --  ;
; dout[0]  ; Output   ; --            ; --            ; --                    ; --  ;
+----------+----------+---------------+---------------+-----------------------+-----+


+----------------------------------------------------------------+
; Pad To Core Delay Chain Fanout                                 ;
+----------------------------------+-------------------+---------+
; Source Pin / Fanout              ; Pad To Core Index ; Setting ;
+----------------------------------+-------------------+---------+
; clk                              ;                   ;         ;
; start                            ;                   ;         ;
; b[7]                             ;                   ;         ;
;      - andarith:inst1|dout[7]~80 ; 1                 ; ON      ;
; b[6]                             ;                   ;         ;
;      - andarith:inst1|dout[6]~81 ; 0                 ; ON      ;
; b[5]                             ;                   ;         ;
;      - andarith:inst1|dout[5]~82 ; 0                 ; ON      ;
; b[4]                             ;                   ;         ;
;      - andarith:inst1|dout[4]~83 ; 1                 ; ON      ;
; b[3]                             ;                   ;         ;
;      - andarith:inst1|dout[3]~84 ; 0                 ; ON      ;
; b[2]                             ;                   ;         ;
;      - andarith:inst1|dout[2]~85 ; 0                 ; ON      ;
; b[1]                             ;                   ;         ;
;      - andarith:inst1|dout[1]~86 ; 1                 ; ON      ;
; b[0]                             ;                   ;         ;
;      - andarith:inst1|dout[0]~87 ; 0                 ; ON      ;
; a[0]                             ;                   ;         ;
;      - sreg8b:inst4|reg8[0]      ; 0                 ; ON      ;
; a[1]                             ;                   ;         ;
;      - sreg8b:inst4|reg8[1]      ; 0                 ; ON      ;
; a[2]                             ;                   ;         ;
;      - sreg8b:inst4|reg8[2]      ; 1                 ; ON      ;
; a[3]                             ;                   ;         ;
;      - sreg8b:inst4|reg8[3]      ; 0                 ; ON      ;
; a[4]                             ;                   ;         ;
;      - sreg8b:inst4|reg8[4]      ; 1                 ; ON      ;
; a[5]                             ;                   ;         ;
;      - sreg8b:inst4|reg8[5]      ; 0                 ; ON      ;
; a[6]                             ;                   ;         ;
;      - sreg8b:inst4|reg8[6]      ; 1                 ; ON      ;
; a[7]                             ;                   ;         ;
;      - sreg8b:inst4|reg8[7]      ; 1                 ; ON      ;
+----------------------------------+-------------------+---------+


+------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                          ;
+---------------------+-------------+---------+-----------------------------------------+--------+----------------------+------------------+
; Name                ; Location    ; Fan-Out ; Usage                                   ; Global ; Global Resource Used ; Global Line Name ;
+---------------------+-------------+---------+-----------------------------------------+--------+----------------------+------------------+
; arictl:inst2|clkout ; LC_X6_Y5_N8 ; 24      ; Clock                                   ; yes    ; Global clock         ; GCLK3            ;
; clk                 ; PIN_17      ; 5       ; Clock                                   ; yes    ; Global clock         ; GCLK1            ;
; start               ; PIN_16      ; 29      ; Async. clear, Async. load, Clock enable ; yes    ; Global clock         ; GCLK2            ;
+---------------------+-------------+---------+-----------------------------------------+--------+----------------------+------------------+


+---------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                           ;
+---------------------+-------------+---------+----------------------+------------------+
; Name                ; Location    ; Fan-Out ; Global Resource Used ; Global Line Name ;
+---------------------+-------------+---------+----------------------+------------------+
; arictl:inst2|clkout ; LC_X6_Y5_N8 ; 24      ; Global clock         ; GCLK3            ;
; clk                 ; PIN_17      ; 5       ; Global clock         ; GCLK1            ;
; start               ; PIN_16      ; 29      ; Global clock         ; GCLK2            ;
+---------------------+-------------+---------+----------------------+------------------+


+-------------------------------------+
; Non-Global High Fan-Out Signals     ;
+---------------------------+---------+
; Name                      ; Fan-Out ;
+---------------------------+---------+
; sreg8b:inst4|reg8[0]      ; 8       ;
; arictl:inst2|cnt4b[0]     ; 5       ;
; arictl:inst2|cnt4b[1]     ; 5       ;
; arictl:inst2|cnt4b[2]     ; 5       ;
; reg16b:inst3|r16s[11]~94  ; 4       ;
; reg16b:inst3|r16s[1]      ; 2       ;
; reg16b:inst3|r16s[2]      ; 2       ;
; reg16b:inst3|r16s[3]      ; 2       ;
; reg16b:inst3|r16s[4]      ; 2       ;
; reg16b:inst3|r16s[5]      ; 2       ;
; reg16b:inst3|r16s[6]      ; 2       ;
; reg16b:inst3|r16s[7]      ; 2       ;
; reg16b:inst3|r16s[8]      ; 2       ;
; reg16b:inst3|r16s[9]      ; 2       ;
; reg16b:inst3|r16s[10]     ; 2       ;
; reg16b:inst3|r16s[11]     ; 2       ;
; reg16b:inst3|r16s[12]     ; 2       ;
; reg16b:inst3|r16s[13]     ; 2       ;
; reg16b:inst3|r16s[14]     ; 2       ;
; reg16b:inst3|r16s[15]     ; 2       ;
; a[7]                      ; 1       ;
; a[6]                      ; 1       ;
; a[5]                      ; 1       ;
; a[4]                      ; 1       ;
; a[3]                      ; 1       ;
; a[2]                      ; 1       ;
; a[1]                      ; 1       ;
; a[0]                      ; 1       ;
; b[0]                      ; 1       ;
; b[1]                      ; 1       ;

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