tr_latch.v

一些很有用的verilog源码 希望对大家有帮助

module tr_latch (q_out, enable, data);
  output q_out;
  input enable, data;
  reg q_out;

  always @  (enable or data)
    begin 
      if (enable) q_out = data;	 
    end
endmodule