edge_check2.v

来自「一种实用的上升沿检测程序」· Verilog 代码 · 共 1,757 行 · 第 1/5 页

V
1,757 行
字号
12345
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule

module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule

module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule

module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
 NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign	  risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign	fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿（先1后0）
endmodule
module	edge_check2(risingede,  //上升沿标志
				   fallinggede,//下降沿标志
				   CS,      //边沿信号
				   clk);       //采样时钟
output	risingede,fallinggede;
input	CS,clk;
reg[2:0]	NS;
wire 	risingede,fallinggede;	
always	@(posedge  clk)
12345

edge_check2.v - 源码说明

本页面展示了「一种实用的上升沿检测程序」中的 edge_check2.v 源码文件，采用 Verilog 编程语言编写，共 1,757 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

虫虫开发者社区收录了大量与上升沿检测相关的技术资源，包括源代码、技术文档、电路图等，是电子工程师和嵌入式开发者的专业学习平台。

⌨️ 快捷键说明

复制代码Ctrl + C
搜索代码Ctrl + F
全屏模式F11
增大字号Ctrl + =
减小字号Ctrl + -
显示快捷键?