edge_check2.v
来自「一种实用的上升沿检测程序」· Verilog 代码 · 共 1,757 行 · 第 1/5 页
V
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endmodule
module edge_check2(risingede, //上升沿标志
fallinggede,//下降沿标志
CS, //边沿信号
clk); //采样时钟
output risingede,fallinggede;
input CS,clk;
reg[2:0] NS;
wire risingede,fallinggede;
always @(posedge clk)
NS<={NS[1:0],CS};//用一个3位寄存器进行边沿检测
assign risingede=( NS[1:0]==2'b01)?1:0;//检测上升沿 (先0后1)
assign fallinggede=( NS[1:0]==2'b10)?1:0;//检测下降沿(先1后0)
endmodule
module edge_check2(risingede, //上升沿标志
fallinggede,//下降沿标志
CS, //边沿信号
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