yibu_control.tan.rpt

分别完成了异步发送电路

; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; trans_port:a1|temp[8]                         ; trans_port:a1|temp[8] ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; trans_port:a1|temp[9]                         ; trans_port:a1|temp[8] ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; trans_port:a1|tsr[7]                          ; trans_port:a1|temp[8] ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; trans_port:a1|clkdiv[0]                       ; trans_port:a1|temp[9] ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; trans_port:a1|clkdiv[1]                       ; trans_port:a1|temp[9] ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; trans_port:a1|clkdiv[2]                       ; trans_port:a1|temp[9] ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; trans_port:a1|clkdiv[5]                       ; trans_port:a1|temp[9] ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; trans_port:a1|clkdiv[3]                       ; trans_port:a1|temp[9] ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; trans_port:a1|clkdiv[4]                       ; trans_port:a1|temp[9] ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; trans_port:a1|TBE                             ; trans_port:a1|temp[9] ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; trans_port:a1|lpm_counter:tmp1_rtl_1|dffs[2]  ; trans_port:a1|temp[9] ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; trans_port:a1|lpm_counter:tmp1_rtl_1|dffs[3]  ; trans_port:a1|temp[9] ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; trans_port:a1|lpm_counter:tmp1_rtl_1|dffs[1]  ; trans_port:a1|temp[9] ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; trans_port:a1|temp[9]                         ; trans_port:a1|temp[9] ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; yibu_control|receiver:a2|Rx_State.state_bit_1 ; receiver:a2|rsr[1]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; yibu_control|receiver:a2|Rx_State.state_bit_0 ; receiver:a2|rsr[1]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|shift[0]                          ; receiver:a2|rsr[1]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|shift[9]                          ; receiver:a2|rsr[1]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|rsr[1]                            ; receiver:a2|rsr[1]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; yibu_control|receiver:a2|Rx_State.state_bit_1 ; receiver:a2|rsr[2]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; yibu_control|receiver:a2|Rx_State.state_bit_0 ; receiver:a2|rsr[2]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|shift[0]                          ; receiver:a2|rsr[2]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|shift[9]                          ; receiver:a2|rsr[2]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|rsr[2]                            ; receiver:a2|rsr[2]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; yibu_control|receiver:a2|Rx_State.state_bit_1 ; receiver:a2|rsr[3]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; yibu_control|receiver:a2|Rx_State.state_bit_0 ; receiver:a2|rsr[3]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|shift[0]                          ; receiver:a2|rsr[3]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|shift[9]                          ; receiver:a2|rsr[3]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|rsr[3]                            ; receiver:a2|rsr[3]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; yibu_control|receiver:a2|Rx_State.state_bit_1 ; receiver:a2|rsr[4]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; yibu_control|receiver:a2|Rx_State.state_bit_0 ; receiver:a2|rsr[4]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|shift[0]                          ; receiver:a2|rsr[4]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|shift[9]                          ; receiver:a2|rsr[4]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|rsr[4]                            ; receiver:a2|rsr[4]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; yibu_control|receiver:a2|Rx_State.state_bit_1 ; receiver:a2|rsr[5]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; yibu_control|receiver:a2|Rx_State.state_bit_0 ; receiver:a2|rsr[5]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|shift[0]                          ; receiver:a2|rsr[5]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|shift[9]                          ; receiver:a2|rsr[5]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|rsr[5]                            ; receiver:a2|rsr[5]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; yibu_control|receiver:a2|Rx_State.state_bit_1 ; receiver:a2|rsr[6]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; yibu_control|receiver:a2|Rx_State.state_bit_0 ; receiver:a2|rsr[6]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|shift[0]                          ; receiver:a2|rsr[6]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|shift[9]                          ; receiver:a2|rsr[6]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|rsr[6]                            ; receiver:a2|rsr[6]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; yibu_control|receiver:a2|Rx_State.state_bit_1 ; receiver:a2|rsr[7]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; yibu_control|receiver:a2|Rx_State.state_bit_0 ; receiver:a2|rsr[7]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|shift[0]                          ; receiver:a2|rsr[7]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; N/A                                     ; 71.43 MHz ( period = 14.000 ns )                    ; receiver:a2|shift[9]                          ; receiver:a2|rsr[7]    ; clk        ; clk      ; None                        ; None                      ; 9.000 ns                ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ;                                               ;                       ;            ;          ;                             ;                           ;                         ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------------------------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+


+-----------------------------------------------------------------------------------------------------------+
; tsu                                                                                                       ;
+-------+--------------+------------+-------------+----------------------------------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From        ; To                                           ; To Clock ;
+-------+--------------+------------+-------------+----------------------------------------------+----------+
; N/A   ; None         ; 12.000 ns  ; start_write ; trans_port:a1|temp[0]                        ; clk      ;
; N/A   ; None         ; 12.000 ns  ; start_write ; trans_port:a1|temp[1]