📄 yibu_control.tan.rpt
字号:
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------------------------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------------------------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[1] ; receiver:a2|rsr[1] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[2] ; receiver:a2|rsr[1] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[3] ; receiver:a2|rsr[1] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[4] ; receiver:a2|rsr[1] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[5] ; receiver:a2|rsr[1] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[6] ; receiver:a2|rsr[1] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[7] ; receiver:a2|rsr[1] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[8] ; receiver:a2|rsr[1] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[1] ; receiver:a2|rsr[2] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[2] ; receiver:a2|rsr[2] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[3] ; receiver:a2|rsr[2] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[4] ; receiver:a2|rsr[2] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[5] ; receiver:a2|rsr[2] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[6] ; receiver:a2|rsr[2] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[7] ; receiver:a2|rsr[2] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[8] ; receiver:a2|rsr[2] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[1] ; receiver:a2|rsr[3] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[2] ; receiver:a2|rsr[3] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[3] ; receiver:a2|rsr[3] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[4] ; receiver:a2|rsr[3] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[5] ; receiver:a2|rsr[3] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[6] ; receiver:a2|rsr[3] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[7] ; receiver:a2|rsr[3] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[8] ; receiver:a2|rsr[3] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[1] ; receiver:a2|rsr[4] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[2] ; receiver:a2|rsr[4] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[3] ; receiver:a2|rsr[4] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[4] ; receiver:a2|rsr[4] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[5] ; receiver:a2|rsr[4] ; clk ; clk ; None ; None ; 18.000 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; receiver:a2|shift[6] ; receiver:a2|rsr[4] ; clk ; clk ; None ; None ; 18.000 ns ;
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