hbfircof.v

来自「一种基于LUT的预失真方法。其中的一部分」· Verilog 代码 · 共 47 行

module HBFirCof_1(clk,Address,Data);
	input[3:0] Address;
	input clk;
	output [15:0] Data;
	reg [15:0] Data;

	always @(posedge clk) begin
		case(Address)
			4'h0:Data<=16'h5115;
			4'h1:Data<=16'hE607;
			4'h2:Data<=16'h0E62;
			4'h3:Data<=16'hF6E6;
			4'h4:Data<=16'h0603;
			4'h5:Data<=16'hFC02;
			4'h6:Data<=16'h029E;
			4'h7:Data<=16'hFE54;
			4'h8:Data<=16'h0107;
			4'h9:Data<=16'hFF66;
			4'hA:Data<=16'h0055;
			4'hB:Data<=16'hFFD5;
			4'hC:Data<=16'h0014;
			4'hD:Data<=16'hFFF8;
			4'hE:Data<=16'h0003;
			4'hF:Data<=16'hFFFF;
		endcase
	end
endmodule

module HBFirCof_2(clk,Address,Data);
	input[2:0] Address;
	input clk;
	output [15:0] Data;
	reg [15:0] Data;

	always @(posedge clk) begin
		case(Address)
			3'h0:Data<=16'h4FC1;
			3'h1:Data<=16'hE9A4;
			3'h2:Data<=16'h096C;
			3'h3:Data<=16'hFC1D;
			3'h4:Data<=16'h0165;
			3'h5:Data<=16'hFF9A;
			3'h6:Data<=16'h0015;
			3'h7:Data<=16'hFFFE;
		endcase
	end
endmodule