fifo.bld

来自「verilog source code for uart design」· BLD 代码 · 共 29 行

BLD

29 行

Release 8.2i ngdbuild I.31Copyright (c) 1995-2006 Xilinx, Inc.  All rights reserved.Command Line: C:\Xilinx\bin\nt\ngdbuild.exe -ise C:/Xilinx/digi/lab3/lab3.ise
-intstyle ise -dd _ngo -nt timestamp -i -p xc4vlx100-ff1148-12 FIFO.ngc FIFO.ngdReading NGO file 'C:/Xilinx/digi/lab3/FIFO.ngc' ...Checking timing specifications ...Checking Partitions ...Checking expanded design ...Partition Implementation Status-------------------------------  No Partitions were found in this design.-------------------------------NGDBUILD Design Results Summary:  Number of errors:     0  Number of warnings:   0Total memory usage is 84544 kilobytesWriting NGD file "FIFO.ngd" ...Writing NGDBUILD log file "FIFO.bld"...

fifo.bld - 源码说明

本页面展示了「verilog source code for uart design」中的 fifo.bld 源码文件，采用 BLD 编程语言编写，共 29 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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