verilog source code for uart design - 免费下载

软件设计/软件工程资源 文件大小:535 K

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verilog source code for uart design

源码文件列表

📂 共 95 个源码文件 点击文件名可在线查看源代码

1 📄
trce.xmsgs
大小: 723 B
查看源码
2 📄
ngdbuild.xmsgs
大小: 367 B
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3 📄
par.xmsgs
大小: 1.18 KB
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4 📄
map.xmsgs
大小: 1.17 KB
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5 📄
xst.xmsgs
大小: 963 B
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6 📄
fuse.xmsgs
大小: 367 B
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8 📄
fifo_pad.csv
大小: 45.27 KB
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9 📄
fifo.prj
大小: 23 B
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10 📄
fifo.syr
大小: 17.81 KB
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11 📄
xilinxsim.ini
大小: 16 B
查看源码
12 📄
lab3.ntrc_log
大小: 784 B
查看源码
13 📄
test1.prj
大小: 24 B
查看源码
14 📄
fifo.stx
大小: 764 B
查看源码
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