📄 da_tlc5620.map.rpt
字号:
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; db/add_sub_8dc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/工程/Logic design/DA_TLC5620/DA_TLC5620_pro/db/add_sub_8dc.tdf ;
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+----------------------------------+-----------------+------------------------------+--------------------------------------------------------------------------------+
+-----------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+---------------------------------------------+-------+
; Resource ; Usage ;
+---------------------------------------------+-------+
; Total logic elements ; 832 ;
; -- Combinational with no register ; 597 ;
; -- Register only ; 10 ;
; -- Combinational with a register ; 225 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 137 ;
; -- 3 input functions ; 203 ;
; -- 2 input functions ; 341 ;
; -- 1 input functions ; 140 ;
; -- 0 input functions ; 1 ;
; -- Combinational cells for routing ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 550 ;
; -- arithmetic mode ; 282 ;
; -- qfbk mode ; 0 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 102 ;
; -- asynchronous clear/load mode ; 169 ;
; ; ;
; Total registers ; 235 ;
; Total logic cells in carry chains ; 355 ;
; I/O pins ; 11 ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 189 ;
; Total fan-out ; 2671 ;
; Average fan-out ; 3.17 ;
+---------------------------------------------+-------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; M4Ks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------+
; |DA_TLC5620 ; 832 (0) ; 235 ; 0 ; 0 ; 11 ; 0 ; 597 (0) ; 10 (0) ; 225 (0) ; 355 (0) ; 0 (0) ; |DA_TLC5620 ;
; |DISPLAY:M3| ; 171 (171) ; 123 ; 0 ; 0 ; 0 ; 0 ; 48 (48) ; 5 (5) ; 118 (118) ; 0 (0) ; 0 (0) ; |DA_TLC5620|DISPLAY:M3 ;
; |dac_test:M2| ; 597 (94) ; 73 ; 0 ; 0 ; 0 ; 0 ; 524 (21) ; 5 (5) ; 68 (68) ; 317 (55) ; 0 (0) ; |DA_TLC5620|dac_test:M2 ;
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