📄 multi8x8.sim.rpt
字号:
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[0] ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[0] ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~0 ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~0 ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~1 ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~1 ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~3 ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~3 ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|datab_node[2] ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|datab_node[2] ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|datab_node[1] ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|datab_node[1] ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[2]~3 ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[2]~3 ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[1]~4 ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[1]~4 ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[3] ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[3] ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[2] ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[2] ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[1] ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|unreg_res_node[1] ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~6 ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~6 ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~7 ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~7 ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~10 ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~10 ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~11 ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~11 ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~14 ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~14 ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~15 ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~15 ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~18 ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~18 ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~19 ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|_~19 ; out0 ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[3] ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cs_buffer[3] ; sout ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[2] ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[2] ; cout ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[2] ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; sout ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[1] ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[1] ; cout ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[1] ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; sout ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[0] ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[0] ; cout ;
; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[0] ; |multi8x8|ADDER8B:inst2|add4b:b2v_inst|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; sout ;
+------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------+
The following table displays output ports that do not toggle to 1 during simulation.
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage ;
+-------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+-------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------+------------------+
; |multi8x8|dtout[15] ; |multi8x8|dtout[15] ; pin_out ;
; |multi8x8|dtout[14] ; |multi8x8|dtout[14] ; pin_out ;
; |multi8x8|dtout[13] ; |multi8x8|dtout[13] ; pin_out ;
; |multi8x8|dtout[12] ; |multi8x8|dtout[12] ; pin_out ;
; |multi8x8|dtout[11] ; |multi8x8|dtout[11] ; pin_out ;
; |multi8x8|a[7] ; |multi8x8|a[7] ; out ;
; |multi8x8|a[6] ; |multi8x8|a[6] ; out ;
; |multi8x8|a[5] ; |multi8x8|a[5] ; out ;
; |multi8x8|a[4] ; |multi8x8|a[4] ; out ;
; |multi8x8|a[3] ; |multi8x8|a[3] ; out ;
; |multi8x8|a[2] ; |multi8x8|a[2] ; out ;
; |multi8x8|b[7] ; |multi8x8|b[7] ; out ;
; |multi8x8|b[6] ; |multi8x8|b[6] ; out ;
; |multi8x8|b[5] ; |multi8x8|b[5] ; out ;
; |multi8x8|b[4] ; |multi8x8|b[4] ; out ;
; |multi8x8|b[3] ; |multi8x8|b[3] ; out ;
; |multi8x8|b[2] ; |multi8x8|b[2] ; out ;
; |multi8x8|SREG8B:inst1|comb~0 ; |multi8x8|SREG8B:inst1|comb~0 ; out0 ;
; |multi8x8|SREG8B:inst1|comb~1 ; |multi8x8|SREG8B:inst1|comb~1 ; out0 ;
; |multi8x8|SREG8B:inst1|comb~3 ; |multi8x8|SREG8B:inst1|comb~3 ; out0 ;
; |multi8x8|SREG8B:inst1|reg8[7] ; |multi8x8|SREG8B:inst1|reg8[7] ; out ;
; |multi8x8|SREG8B:inst1|comb~6 ; |multi8x8|SREG8B:inst1|comb~6 ; out0 ;
; |multi8x8|SREG8B:inst1|reg8[6] ; |multi8x8|SREG8B:inst1|reg8[6] ; out ;
; |multi8x8|SREG8B:inst1|reg8[5] ; |multi8x8|SREG8B:inst1|reg8[5] ; out ;
; |multi8x8|SREG8B:inst1|reg8[4] ; |multi8x8|SREG8B:inst1|reg8[4] ; out ;
; |multi8x8|ANDARITH:inst4|dout[3] ; |multi8x8|ANDARITH:inst4|dout[3] ; out0 ;
; |multi8x8|ANDARITH:inst4|dout[4] ; |multi8x8|ANDARITH:inst4|dout[4] ; out0 ;
; |multi8x8|ANDARITH:inst4|dout[5] ; |multi8x8|ANDARITH:inst4|dout[5] ; out0 ;
; |multi8x8|ANDARITH:inst4|dout[6] ; |multi8x8|ANDARITH:inst4|dout[6] ; out0 ;
; |multi8x8|ANDARITH:inst4|dout[7] ; |multi8x8|ANDARITH:inst4|dout[7] ; out0 ;
; |multi8x8|REG16B:inst3|r16s[14] ; |multi8x8|REG16B:inst3|r16s[14] ; out ;
; |multi8x8|REG16B:inst3|r16s[13] ; |multi8x8|REG16B:inst3|r16s[13] ; out ;
; |multi8x8|REG16B:inst3|r16s[12] ; |multi8x8|REG16B:inst3|r16s[12] ; out ;
; |multi8x8|REG16B:inst3|r16s[11] ; |multi8x8|REG16B:inst3|r16s[11] ; out ;
; |multi8x8|REG16B:inst3|r16s[15] ; |multi8x8|REG16B:inst3|r16s[15] ; out ;
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