mux3.v

来自「多周期处理器--verilog写的,欢迎大家来下载」· Verilog 代码 · 共 14 行

V
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module mux3 #	(parameter WIDTH = 8)(	input		[WIDTH-1:0]	data0, data1, data2,	input		[1:0] src, 	output	reg [WIDTH-1:0]	y);always @(*)case(src)    2'b00:y <= data0;    2'b01:y <= data1;    2'b10:y <= data2;endcaseendmodule

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