_primary.vhd

来自「多周期处理器--verilog写的,欢迎大家来下载」· VHDL 代码 · 共 8 行

library verilog;
use verilog.vl_types.all;
entity top_tb is
    generic(
        CLK_CYCLE       : integer := 50
    );
end top_tb;