insmem.v

来自「多周期处理器--verilog写的,欢迎大家来下载」· Verilog 代码 · 共 15 行

V
15
字号
module InsMem (input clk,input [5:0] A ,output  [31:0] RD);reg	[31:0]	RAM[63:0];initial	begin		$readmemb ("F:\\Quartus\\altera\\72\\exeicese\\work\\memoryfile.dat", RAM);		end		 assign  RD = RAM[A];endmodule

⌨️ 快捷键说明

复制代码Ctrl + C
搜索代码Ctrl + F
全屏模式F11
增大字号Ctrl + =
减小字号Ctrl + -
显示快捷键?