paobiao.fit.rpt

一个基于FPGA的数字跑表系统的设计

; MSL[0] ; Output   ; --            ; --            ; --                    ; --  ;
; MSL[1] ; Output   ; --            ; --            ; --                    ; --  ;
; MSL[2] ; Output   ; --            ; --            ; --                    ; --  ;
; MSL[3] ; Output   ; --            ; --            ; --                    ; --  ;
; SH[0]  ; Output   ; --            ; --            ; --                    ; --  ;
; SH[1]  ; Output   ; --            ; --            ; --                    ; --  ;
; SH[2]  ; Output   ; --            ; --            ; --                    ; --  ;
; SH[3]  ; Output   ; --            ; --            ; --                    ; --  ;
; SL[0]  ; Output   ; --            ; --            ; --                    ; --  ;
; SL[1]  ; Output   ; --            ; --            ; --                    ; --  ;
; SL[2]  ; Output   ; --            ; --            ; --                    ; --  ;
; SL[3]  ; Output   ; --            ; --            ; --                    ; --  ;
; MH[0]  ; Output   ; --            ; --            ; --                    ; --  ;
; MH[1]  ; Output   ; --            ; --            ; --                    ; --  ;
; MH[2]  ; Output   ; --            ; --            ; --                    ; --  ;
; MH[3]  ; Output   ; --            ; --            ; --                    ; --  ;
; ML[0]  ; Output   ; --            ; --            ; --                    ; --  ;
; ML[1]  ; Output   ; --            ; --            ; --                    ; --  ;
; ML[2]  ; Output   ; --            ; --            ; --                    ; --  ;
; ML[3]  ; Output   ; --            ; --            ; --                    ; --  ;
+--------+----------+---------------+---------------+-----------------------+-----+


+---------------------------------------------------+
; Pad To Core Delay Chain Fanout                    ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; CLK                 ;                   ;         ;
; CLR                 ;                   ;         ;
; PAUSE               ;                   ;         ;
;      - MSL[3]~reg0  ; 1                 ; ON      ;
;      - MSL[1]~reg0  ; 1                 ; ON      ;
;      - MSL[0]~reg0  ; 1                 ; ON      ;
;      - MSH[2]~8     ; 1                 ; ON      ;
;      - MSH[2]~132   ; 1                 ; ON      ;
;      - MSL[2]~112   ; 1                 ; ON      ;
;      - cn1          ; 1                 ; ON      ;
+---------------------+-------------------+---------+


+-----------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                           ;
+----------------+--------------+---------+--------------+--------+----------------------+------------------+
; Name           ; Location     ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ;
+----------------+--------------+---------+--------------+--------+----------------------+------------------+
; CLK            ; PIN_29       ; 9       ; Clock        ; yes    ; Global clock         ; GCLK3            ;
; CLR            ; PIN_28       ; 26      ; Async. clear ; yes    ; Global clock         ; GCLK2            ;
; MH[3]~121      ; LC_X28_Y1_N5 ; 1       ; Clock enable ; no     ; --                   ; --               ;
; MSH[2]~132     ; LC_X8_Y8_N2  ; 1       ; Clock enable ; no     ; --                   ; --               ;
; MSH[2]~8       ; LC_X8_Y8_N4  ; 3       ; Clock enable ; no     ; --                   ; --               ;
; MSL[2]~112     ; LC_X7_Y8_N4  ; 1       ; Clock enable ; no     ; --                   ; --               ;
; PAUSE          ; PIN_39       ; 7       ; Clock enable ; no     ; --                   ; --               ;
; SH[3]~121      ; LC_X8_Y14_N2 ; 1       ; Clock enable ; no     ; --                   ; --               ;
; add~510        ; LC_X8_Y14_N6 ; 1       ; Clock enable ; no     ; --                   ; --               ;
; add~511        ; LC_X28_Y1_N2 ; 1       ; Clock enable ; no     ; --                   ; --               ;
; cn1            ; LC_X8_Y8_N8  ; 10      ; Clock        ; yes    ; Global clock         ; GCLK1            ;
; cn2            ; LC_X8_Y14_N8 ; 9       ; Clock        ; yes    ; Global clock         ; GCLK0            ;
; reduce_nor~128 ; LC_X8_Y14_N0 ; 5       ; Clock enable ; no     ; --                   ; --               ;
; reduce_nor~129 ; LC_X28_Y1_N4 ; 4       ; Clock enable ; no     ; --                   ; --               ;
+----------------+--------------+---------+--------------+--------+----------------------+------------------+


+-------------------------------------------------------------------------+
; Global & Other Fast Signals                                             ;
+------+--------------+---------+----------------------+------------------+
; Name ; Location     ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+--------------+---------+----------------------+------------------+
; CLK  ; PIN_29       ; 9       ; Global clock         ; GCLK3            ;
; CLR  ; PIN_28       ; 26      ; Global clock         ; GCLK2            ;
; cn1  ; LC_X8_Y8_N8  ; 10      ; Global clock         ; GCLK1            ;
; cn2  ; LC_X8_Y14_N8 ; 9       ; Global clock         ; GCLK0            ;
+------+--------------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+----------------+----------------+
; Name           ; Fan-Out        ;
+----------------+----------------+
; PAUSE          ; 7              ;
; ML[0]~reg0     ; 6              ;
; SL[0]~reg0     ; 6              ;
; SH[0]~reg0     ; 6              ;
; MSL[0]~reg0    ; 6              ;
; MSH[0]~reg0    ; 6              ;
; reduce_nor~128 ; 5              ;
; ML[2]~reg0     ; 5              ;
; ML[1]~reg0     ; 5              ;
; MH[0]~reg0     ; 5              ;
; SL[2]~reg0     ; 5              ;
; SL[1]~reg0     ; 5              ;
; SH[3]~reg0     ; 5              ;
; SH[2]~reg0     ; 5              ;
; SH[1]~reg0     ; 5              ;
; MSL[2]~reg0    ; 5              ;
; MSL[1]~reg0    ; 5              ;
; MSH[2]~reg0    ; 5              ;
; MSH[1]~reg0    ; 5              ;
; reduce_nor~129 ; 4              ;
; ML[3]~reg0     ; 4              ;
; MH[3]~reg0     ; 4              ;
; MH[2]~reg0     ; 4              ;
; MH[1]~reg0     ; 4              ;
; SL[3]~reg0     ; 4              ;
; MSL[3]~reg0    ; 4              ;
; MSH[3]~reg0    ; 4              ;
; MSH[2]~8       ; 3              ;
; reduce_nor~127 ; 3              ;
; reduce_nor~131 ; 1              ;
; reduce_nor~130 ; 1              ;
; add~511        ; 1              ;
; MH[3]~121      ; 1              ;
; add~510        ; 1              ;
; SH[3]~121      ; 1              ;
; MSL[2]~112     ; 1              ;
; MSH[2]~132     ; 1              ;
+----------------+----------------+


+----------------------------------------------------+
; Interconnect Usage Summary                         ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage                 ;
+----------------------------+-----------------------+
; C4s                        ; 31 / 16,320 ( < 1 % ) ;
; Direct links               ; 21 / 21,944 ( < 1 % ) ;
; Global clocks              ; 4 / 8 ( 50 % )        ;
; LAB clocks                 ; 6 / 240 ( 2 % )