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Timing Analyzer report for BCD
Tue Aug 23 16:21:24 2005
Version 5.0 Build 148 04/26/2005 SJ Full Version
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. tpd
5. Minimum tpd
6. Timing Analyzer Messages
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; Legal Notice ;
----------------
Copyright (C) 1991-2005 Altera Corporation
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and other software and tools, and its AMPP partner logic
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programming logic devices manufactured by Altera and sold by
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+-------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+-------------+------+------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+------+------+------------+----------+--------------+
; Worst-case tpd ; N/A ; None ; 27.300 ns ; b[0] ; c[3] ; ; ; 0 ;
; Worst-case Minimum tpd ; N/A ; None ; 19.600 ns ; b[4] ; c[2] ; ; ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+-------------+------+------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1K100QC208-3 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; On ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+-----------------------------------------------------------+
; tpd ;
+-------+-------------------+-----------------+------+------+
; Slack ; Required P2P Time ; Actual P2P Time ; From ; To ;
+-------+-------------------+-----------------+------+------+
; N/A ; None ; 27.300 ns ; b[0] ; c[3] ;
; N/A ; None ; 27.100 ns ; b[1] ; c[3] ;
; N/A ; None ; 27.000 ns ; a[0] ; c[3] ;
; N/A ; None ; 26.900 ns ; b[0] ; c[4] ;
; N/A ; None ; 26.900 ns ; b[0] ; c[1] ;
; N/A ; None ; 26.800 ns ; b[2] ; c[3] ;
; N/A ; None ; 26.800 ns ; a[1] ; c[3] ;
; N/A ; None ; 26.800 ns ; b[0] ; c[2] ;
; N/A ; None ; 26.700 ns ; b[1] ; c[4] ;
; N/A ; None ; 26.700 ns ; b[1] ; c[1] ;
; N/A ; None ; 26.600 ns ; a[0] ; c[4] ;
; N/A ; None ; 26.600 ns ; b[1] ; c[2] ;
; N/A ; None ; 26.600 ns ; a[0] ; c[1] ;
; N/A ; None ; 26.500 ns ; a[2] ; c[3] ;
; N/A ; None ; 26.500 ns ; a[0] ; c[2] ;
; N/A ; None ; 26.400 ns ; b[2] ; c[4] ;
; N/A ; None ; 26.400 ns ; a[1] ; c[4] ;
; N/A ; None ; 26.400 ns ; b[3] ; c[3] ;
; N/A ; None ; 26.400 ns ; b[2] ; c[1] ;
; N/A ; None ; 26.400 ns ; a[1] ; c[1] ;
; N/A ; None ; 26.300 ns ; a[3] ; c[3] ;
; N/A ; None ; 26.300 ns ; b[2] ; c[2] ;
; N/A ; None ; 26.300 ns ; a[1] ; c[2] ;
; N/A ; None ; 26.100 ns ; a[2] ; c[4] ;
; N/A ; None ; 26.100 ns ; a[2] ; c[1] ;
; N/A ; None ; 26.000 ns ; b[3] ; c[4] ;
; N/A ; None ; 26.000 ns ; a[2] ; c[2] ;
; N/A ; None ; 26.000 ns ; b[3] ; c[1] ;
; N/A ; None ; 25.900 ns ; a[3] ; c[4] ;
; N/A ; None ; 25.900 ns ; b[3] ; c[2] ;
; N/A ; None ; 25.900 ns ; a[3] ; c[1] ;
; N/A ; None ; 25.800 ns ; a[3] ; c[2] ;
; N/A ; None ; 21.200 ns ; b[0] ; c[0] ;
; N/A ; None ; 20.700 ns ; a[0] ; c[0] ;
; N/A ; None ; 20.400 ns ; a[4] ; c[3] ;
; N/A ; None ; 20.100 ns ; b[4] ; c[3] ;
; N/A ; None ; 20.000 ns ; a[4] ; c[4] ;
; N/A ; None ; 20.000 ns ; a[4] ; c[1] ;
; N/A ; None ; 19.900 ns ; a[4] ; c[2] ;
; N/A ; None ; 19.700 ns ; b[4] ; c[4] ;
; N/A ; None ; 19.700 ns ; b[4] ; c[1] ;
; N/A ; None ; 19.600 ns ; b[4] ; c[2] ;
+-------+-------------------+-----------------+------+------+
+-------------------------------------------------------------------+
; Minimum tpd ;
+---------------+-------------------+-----------------+------+------+
; Minimum Slack ; Required P2P Time ; Actual P2P Time ; From ; To ;
+---------------+-------------------+-----------------+------+------+
; N/A ; None ; 19.600 ns ; b[4] ; c[2] ;
; N/A ; None ; 19.700 ns ; b[4] ; c[1] ;
; N/A ; None ; 19.700 ns ; b[4] ; c[4] ;
; N/A ; None ; 19.900 ns ; a[4] ; c[2] ;
; N/A ; None ; 20.000 ns ; a[4] ; c[1] ;
; N/A ; None ; 20.000 ns ; a[4] ; c[4] ;
; N/A ; None ; 20.100 ns ; b[4] ; c[3] ;
; N/A ; None ; 20.400 ns ; a[4] ; c[3] ;
; N/A ; None ; 20.700 ns ; a[0] ; c[0] ;
; N/A ; None ; 21.200 ns ; b[0] ; c[0] ;
; N/A ; None ; 24.600 ns ; b[3] ; c[2] ;
; N/A ; None ; 24.700 ns ; a[3] ; c[2] ;
; N/A ; None ; 24.700 ns ; b[3] ; c[3] ;
; N/A ; None ; 24.700 ns ; a[2] ; c[4] ;
; N/A ; None ; 24.800 ns ; b[3] ; c[1] ;
; N/A ; None ; 24.800 ns ; a[1] ; c[1] ;
; N/A ; None ; 24.800 ns ; a[2] ; c[2] ;
; N/A ; None ; 24.800 ns ; a[3] ; c[3] ;
; N/A ; None ; 24.800 ns ; b[2] ; c[4] ;
; N/A ; None ; 24.900 ns ; a[3] ; c[1] ;
; N/A ; None ; 24.900 ns ; b[1] ; c[1] ;
; N/A ; None ; 24.900 ns ; a[0] ; c[1] ;
; N/A ; None ; 24.900 ns ; a[2] ; c[3] ;
; N/A ; None ; 24.900 ns ; a[1] ; c[4] ;
; N/A ; None ; 25.000 ns ; a[2] ; c[1] ;
; N/A ; None ; 25.100 ns ; a[1] ; c[2] ;
; N/A ; None ; 25.100 ns ; b[2] ; c[2] ;
; N/A ; None ; 25.100 ns ; b[2] ; c[3] ;
; N/A ; None ; 25.100 ns ; b[3] ; c[4] ;
; N/A ; None ; 25.100 ns ; b[1] ; c[4] ;
; N/A ; None ; 25.100 ns ; a[0] ; c[4] ;
; N/A ; None ; 25.200 ns ; b[0] ; c[1] ;
; N/A ; None ; 25.200 ns ; b[1] ; c[2] ;
; N/A ; None ; 25.200 ns ; a[0] ; c[2] ;
; N/A ; None ; 25.200 ns ; a[1] ; c[3] ;
; N/A ; None ; 25.200 ns ; a[3] ; c[4] ;
; N/A ; None ; 25.300 ns ; b[2] ; c[1] ;
; N/A ; None ; 25.300 ns ; b[1] ; c[3] ;
; N/A ; None ; 25.300 ns ; a[0] ; c[3] ;
; N/A ; None ; 25.400 ns ; b[0] ; c[4] ;
; N/A ; None ; 25.500 ns ; b[0] ; c[2] ;
; N/A ; None ; 25.600 ns ; b[0] ; c[3] ;
+---------------+-------------------+-----------------+------+------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 5.0 Build 148 04/26/2005 SJ Full Version
Info: Processing started: Tue Aug 23 16:21:23 2005
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off BCD -c BCD
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Info: Longest tpd from source pin "b[0]" to destination pin "c[3]" is 27.300 ns
Info: 1: + IC(0.000 ns) + CELL(3.100 ns) = 3.100 ns; Loc. = PIN_53; Fanout = 2; PIN Node = 'b[0]'
Info: 2: + IC(4.400 ns) + CELL(0.700 ns) = 8.200 ns; Loc. = LC5_H28; Fanout = 2; COMB Node = 'lpm_add_sub:add_rtl_0|addcore:adder|a_csnbuffer:result_node|cout[0]'
Info: 3: + IC(0.000 ns) + CELL(0.200 ns) = 8.400 ns; Loc. = LC6_H28; Fanout = 2; COMB Node = 'lpm_add_sub:add_rtl_0|addcore:adder|a_csnbuffer:result_node|cout[1]'
Info: 4: + IC(0.000 ns) + CELL(0.200 ns) = 8.600 ns; Loc. = LC7_H28; Fanout = 2; COMB Node = 'lpm_add_sub:add_rtl_0|addcore:adder|a_csnbuffer:result_node|cout[2]'
Info: 5: + IC(0.000 ns) + CELL(0.200 ns) = 8.800 ns; Loc. = LC8_H28; Fanout = 1; COMB Node = 'lpm_add_sub:add_rtl_0|addcore:adder|a_csnbuffer:result_node|cout[3]'
Info: 6: + IC(0.900 ns) + CELL(1.600 ns) = 11.300 ns; Loc. = LC1_H30; Fanout = 4; COMB Node = 'lpm_add_sub:add_rtl_0|addcore:adder|unreg_res_node[4]'
Info: 7: + IC(2.000 ns) + CELL(2.200 ns) = 15.500 ns; Loc. = LC5_H39; Fanout = 1; COMB Node = 'sum~196'
Info: 8: + IC(3.200 ns) + CELL(8.600 ns) = 27.300 ns; Loc. = PIN_126; Fanout = 0; PIN Node = 'c[3]'
Info: Total cell delay = 16.800 ns ( 61.54 % )
Info: Total interconnect delay = 10.500 ns ( 38.46 % )
Info: Shortest tpd from source pin "b[4]" to destination pin "c[2]" is 19.600 ns
Info: 1: + IC(0.000 ns) + CELL(0.500 ns) = 0.500 ns; Loc. = PIN_184; Fanout = 1; PIN Node = 'b[4]'
Info: 2: + IC(1.900 ns) + CELL(1.700 ns) = 4.100 ns; Loc. = LC1_H30; Fanout = 4; COMB Node = 'lpm_add_sub:add_rtl_0|addcore:adder|unreg_res_node[4]'
Info: 3: + IC(1.900 ns) + CELL(1.900 ns) = 7.900 ns; Loc. = LC7_H35; Fanout = 1; COMB Node = 'sum~195'
Info: 4: + IC(3.100 ns) + CELL(8.600 ns) = 19.600 ns; Loc. = PIN_125; Fanout = 0; PIN Node = 'c[2]'
Info: Total cell delay = 12.700 ns ( 64.80 % )
Info: Total interconnect delay = 6.900 ns ( 35.20 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 0 warnings
Info: Processing ended: Tue Aug 23 16:21:24 2005
Info: Elapsed time: 00:00:02
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