signal.fit.rpt

yong VerilogHDL yu yan bianxie de pinlv fa sheng qi,shi yong ISE ruan jian da kai.

; Optimize IOC Register Placement for Timing                         ; On                             ; On                             ;
; Limit to One Fitting Attempt                                       ; Off                            ; Off                            ;
; Final Placement Optimizations                                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/Electronic/Quartus 7.2/EX/Signal/signal.pin.


+----------------------------------------------------------------------+
; Fitter Resource Usage Summary                                        ;
+---------------------------------------------+------------------------+
; Resource                                    ; Usage                  ;
+---------------------------------------------+------------------------+
; Total logic elements                        ; 207 / 2,910 ( 7 % )    ;
;     -- Combinational with no register       ; 141                    ;
;     -- Register only                        ; 0                      ;
;     -- Combinational with a register        ; 66                     ;
;                                             ;                        ;
; Logic element usage by number of LUT inputs ;                        ;
;     -- 4 input functions                    ; 66                     ;
;     -- 3 input functions                    ; 66                     ;
;     -- 2 input functions                    ; 61                     ;
;     -- 1 input functions                    ; 13                     ;
;     -- 0 input functions                    ; 1                      ;
;                                             ;                        ;
; Logic elements by mode                      ;                        ;
;     -- normal mode                          ; 125                    ;
;     -- arithmetic mode                      ; 82                     ;
;     -- qfbk mode                            ; 9                      ;
;     -- register cascade mode                ; 0                      ;
;     -- synchronous clear/load mode          ; 35                     ;
;     -- asynchronous clear/load mode         ; 33                     ;
;                                             ;                        ;
; Total registers                             ; 66 / 3,210 ( 2 % )     ;
; Total LABs                                  ; 25 / 291 ( 9 % )       ;
; Logic elements in carry chains              ; 96                     ;
; User inserted logic elements                ; 0                      ;
; Virtual pins                                ; 0                      ;
; I/O pins                                    ; 34 / 104 ( 33 % )      ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )         ;
; Global signals                              ; 3                      ;
; M4Ks                                        ; 1 / 13 ( 8 % )         ;
; Total memory bits                           ; 4,096 / 59,904 ( 7 % ) ;
; Total RAM block bits                        ; 4,608 / 59,904 ( 8 % ) ;
; PLLs                                        ; 0 / 1 ( 0 % )          ;
; Global clocks                               ; 3 / 8 ( 38 % )         ;
; Average interconnect usage                  ; 2%                     ;
; Peak interconnect usage                     ; 3%                     ;
; Maximum fan-out node                        ; oclk:oc|clkout         ;
; Maximum fan-out                             ; 50                     ;
; Highest non-global fan-out signal           ; codekey[7]             ;
; Highest non-global fan-out                  ; 17                     ;
; Total fan-out                               ; 812                    ;
; Average fan-out                             ; 3.33                   ;
+---------------------------------------------+------------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                       ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name       ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk        ; 16    ; 1        ; 0            ; 8            ; 2           ; 17                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; codekey[0] ; 96    ; 3        ; 27           ; 8            ; 0           ; 8                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; codekey[1] ; 97    ; 3        ; 27           ; 9            ; 1           ; 6                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; codekey[2] ; 98    ; 3        ; 27           ; 9            ; 0           ; 13                    ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; codekey[3] ; 99    ; 3        ; 27           ; 10           ; 1           ; 17                    ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; codekey[4] ; 100   ; 3        ; 27           ; 10           ; 0           ; 10                    ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; codekey[5] ; 103   ; 3        ; 27           ; 11           ; 1           ; 10                    ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;