2fsk_final.hier_info

全数字fsk调制解调的实现 verilog源码

|2fsk_final
rd <= mx_7821:inst6.rd
clk => inst18.DATAIN
din[0] => mx_7821:inst6.din[0]
din[1] => mx_7821:inst6.din[1]
din[2] => mx_7821:inst6.din[2]
din[3] => mx_7821:inst6.din[3]
din[4] => mx_7821:inst6.din[4]
din[5] => mx_7821:inst6.din[5]
din[6] => mx_7821:inst6.din[6]
din[7] => mx_7821:inst6.din[7]
mout <= m5:inst4.mout
bsyn <= dpll:inst1.bsyn
lpf <= lpf:inst3.dout
dout1 <= pj:inst7.dout
zx <= zx:inst10.b
wf <= wf:inst9.bitout
pulse <= pulse:inst8.rout
div64 <= div64:inst17.divout
fsk[0] <= mux:inst5.dout[0]
fsk[1] <= mux:inst5.dout[1]
fsk[2] <= mux:inst5.dout[2]
fsk[3] <= mux:inst5.dout[3]
fsk[4] <= mux:inst5.dout[4]
fsk[5] <= mux:inst5.dout[5]
fsk[6] <= mux:inst5.dout[6]
fsk[7] <= mux:inst5.dout[7]


|2fsk_final|mx_7821:inst6
clk => count[3].CLK
clk => count[2].CLK
clk => count[1].CLK
clk => count[0].CLK
clk => rd~reg0.CLK
clk => dout[7]~reg0.CLK
clk => dout[6]~reg0.CLK
clk => dout[5]~reg0.CLK
clk => dout[4]~reg0.CLK
clk => dout[3]~reg0.CLK
clk => dout[2]~reg0.CLK
clk => dout[1]~reg0.CLK
clk => dout[0]~reg0.CLK
din[0] => dout[0]~reg0.DATAIN
din[1] => dout[1]~reg0.DATAIN
din[2] => dout[2]~reg0.DATAIN
din[3] => dout[3]~reg0.DATAIN
din[4] => dout[4]~reg0.DATAIN
din[5] => dout[5]~reg0.DATAIN
din[6] => dout[6]~reg0.DATAIN
din[7] => dout[7]~reg0.DATAIN
dout[0] <= dout[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dout[1] <= dout[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dout[2] <= dout[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dout[3] <= dout[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dout[4] <= dout[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dout[5] <= dout[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dout[6] <= dout[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dout[7] <= dout[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
rd <= rd~reg0.DB_MAX_OUTPUT_PORT_TYPE


|2fsk_final|div64:inst11
clk => COUNT0[0].CLK
clk => COUNT0[1].CLK
clk => COUNT0[2].CLK
clk => COUNT0[3].CLK
clk => COUNT0[4].CLK
clk => COUNT0[5].CLK
clk => divout~reg0.CLK
divout <= divout~reg0.DB_MAX_OUTPUT_PORT_TYPE


|2fsk_final|m5:inst4
clk => c[4].CLK
clk => c[3].CLK
clk => c[2].CLK
clk => c[1].CLK
clk => c[0].CLK
clk => mout~reg0.CLK
mout <= mout~reg0.DB_MAX_OUTPUT_PORT_TYPE


|2fsk_final|div1024:inst15
clk => COUNT0[0].CLK
clk => COUNT0[1].CLK
clk => COUNT0[2].CLK
clk => COUNT0[3].CLK
clk => COUNT0[4].CLK
clk => COUNT0[5].CLK
clk => COUNT0[6].CLK
clk => COUNT0[7].CLK
clk => COUNT0[8].CLK
clk => COUNT0[9].CLK
clk => divout~reg0.CLK
divout <= divout~reg0.DB_MAX_OUTPUT_PORT_TYPE


|2fsk_final|div8:inst
clk => COUNT0[0].CLK
clk => COUNT0[1].CLK
clk => COUNT0[2].CLK
clk => divout~reg0.CLK
divout <= divout~reg0.DB_MAX_OUTPUT_PORT_TYPE


|2fsk_final|dpll:inst1
clk => pre[1].CLK
clk => pre[0].CLK
clk => bps.CLK
clk => count[3].CLK
clk => count[2].CLK
clk => count[1].CLK
clk => count[0].CLK
clk => bsyn~reg0.CLK
clk => preset[3].CLK
clk => preset[2].CLK
clk => preset[1].CLK
clk => preset[0].CLK
rzcd => pre[0].DATAIN
bsyn <= bsyn~reg0.DB_MAX_OUTPUT_PORT_TYPE


|2fsk_final|div128:inst14
clk => COUNT0[0].CLK
clk => COUNT0[1].CLK
clk => COUNT0[2].CLK
clk => COUNT0[3].CLK
clk => COUNT0[4].CLK
clk => COUNT0[5].CLK
clk => COUNT0[6].CLK
clk => divout~reg0.CLK
divout <= divout~reg0.DB_MAX_OUTPUT_PORT_TYPE


|2fsk_final|lpf:inst3
clk => p[16].CLK
clk => p[15].CLK
clk => p[14].CLK
clk => p[13].CLK
clk => p[12].CLK
clk => p[11].CLK
clk => p[10].CLK
clk => p[9].CLK
clk => p[8].CLK
clk => p[7].CLK
clk => p[6].CLK
clk => p[5].CLK
clk => p[4].CLK
clk => p[3].CLK
clk => p[2].CLK
clk => p[1].CLK
clk => p[0].CLK
clk => dout~reg0.CLK
din => p[0].DATAIN
dout <= dout~reg0.DB_MAX_OUTPUT_PORT_TYPE


|2fsk_final|div64:inst17
clk => COUNT0[0].CLK
clk => COUNT0[1].CLK
clk => COUNT0[2].CLK
clk => COUNT0[3].CLK
clk => COUNT0[4].CLK
clk => COUNT0[5].CLK
clk => divout~reg0.CLK
divout <= divout~reg0.DB_MAX_OUTPUT_PORT_TYPE


|2fsk_final|pulse:inst8
clk => q[15].CLK
clk => q[14].CLK
clk => q[13].CLK
clk => q[12].CLK
clk => q[11].CLK
clk => q[10].CLK
clk => q[9].CLK
clk => q[8].CLK
clk => q[7].CLK
clk => q[6].CLK
clk => q[5].CLK
clk => q[4].CLK
clk => q[3].CLK
clk => q[2].CLK
clk => q[1].CLK
clk => q[0].CLK
clk => rout~reg0.CLK
rin => q[0].DATAIN
rout <= rout~reg0.DB_MAX_OUTPUT_PORT_TYPE


|2fsk_final|wf:inst9
clk => pre[1].CLK
clk => pre[0].CLK
clk => bitout~reg0.CLK
rz => pre[0].DATAIN
bitout <= bitout~reg0.DB_MAX_OUTPUT_PORT_TYPE


|2fsk_final|zx:inst10
a[0] => ~NO_FANOUT~
a[1] => ~NO_FANOUT~
a[2] => ~NO_FANOUT~
a[3] => ~NO_FANOUT~
a[4] => ~NO_FANOUT~
a[5] => ~NO_FANOUT~
a[6] => ~NO_FANOUT~
a[7] => b.DATAIN
b <= a[7].DB_MAX_OUTPUT_PORT_TYPE


|2fsk_final|pj:inst7
din => dout~reg0.DATAIN
clk => dout~reg0.CLK
dout <= dout~reg0.DB_MAX_OUTPUT_PORT_TYPE


|2fsk_final|mux:inst5
q1[0] => dout~7.DATAB
q1[1] => dout~6.DATAB
q1[2] => dout~5.DATAB
q1[3] => dout~4.DATAB
q1[4] => dout~3.DATAB
q1[5] => dout~2.DATAB
q1[6] => dout~1.DATAB
q1[7] => dout~0.DATAB
q2[0] => dout~7.DATAA
q2[1] => dout~6.DATAA
q2[2] => dout~5.DATAA
q2[3] => dout~4.DATAA
q2[4] => dout~3.DATAA
q2[5] => dout~2.DATAA
q2[6] => dout~1.DATAA
q2[7] => dout~0.DATAA
m => dout~7.OUTPUTSELECT
m => dout~6.OUTPUTSELECT
m => dout~5.OUTPUTSELECT
m => dout~4.OUTPUTSELECT
m => dout~3.OUTPUTSELECT
m => dout~2.OUTPUTSELECT
m => dout~1.OUTPUTSELECT
m => dout~0.OUTPUTSELECT
dout[0] <= dout~7.DB_MAX_OUTPUT_PORT_TYPE
dout[1] <= dout~6.DB_MAX_OUTPUT_PORT_TYPE
dout[2] <= dout~5.DB_MAX_OUTPUT_PORT_TYPE
dout[3] <= dout~4.DB_MAX_OUTPUT_PORT_TYPE
dout[4] <= dout~3.DB_MAX_OUTPUT_PORT_TYPE
dout[5] <= dout~2.DB_MAX_OUTPUT_PORT_TYPE
dout[6] <= dout~1.DB_MAX_OUTPUT_PORT_TYPE
dout[7] <= dout~0.DB_MAX_OUTPUT_PORT_TYPE


|2fsk_final|f1_zb:inst2
clk => count[3].CLK
clk => count[2].CLK
clk => count[1].CLK
clk => count[0].CLK
clk => rom16_1:u1.inclock
dout[0] <= rom16_1:u1.q[0]
dout[1] <= rom16_1:u1.q[1]
dout[2] <= rom16_1:u1.q[2]
dout[3] <= rom16_1:u1.q[3]
dout[4] <= rom16_1:u1.q[4]
dout[5] <= rom16_1:u1.q[5]
dout[6] <= rom16_1:u1.q[6]
dout[7] <= rom16_1:u1.q[7]


|2fsk_final|f1_zb:inst2|rom16_1:u1
address[0] => lpm_rom:lpm_rom_component.address[0]
address[1] => lpm_rom:lpm_rom_component.address[1]
address[2] => lpm_rom:lpm_rom_component.address[2]
address[3] => lpm_rom:lpm_rom_component.address[3]
inclock => lpm_rom:lpm_rom_component.inclock
q[0] <= lpm_rom:lpm_rom_component.q[0]
q[1] <= lpm_rom:lpm_rom_component.q[1]