second.hier_info

基于FPGA的秒表设计基于FPGA的秒表设计基于FPGA的秒表设计

|second
ddd <= <GND>
chose[0] <= xian:inst6.chose[0]
chose[1] <= xian:inst6.chose[1]
chose[2] <= xian:inst6.chose[2]
chose[3] <= xian:inst6.chose[3]
chose[4] <= xian:inst6.chose[4]
chose[5] <= xian:inst6.chose[5]
chose[6] <= xian:inst6.chose[6]
chose[7] <= xian:inst6.chose[7]
clk => fp2:inst12.clk
clk => fenpin:inst.clk
start => fenpin:inst.start
reset => cnt_10:inst1.reset
reset => cnt_10:inst2.reset
reset => cnt_60:inst3.reset
reset => cnt_60:inst4.reset
reset => cnt_12:inst5.reset
zanting => cnt_10:inst1.en
zanting => cnt_10:inst2.en
zanting => cnt_60:inst3.en
zanting => cnt_60:inst4.en
zanting => cnt_12:inst5.en
data[0] <= xian:inst6.data[0]
data[1] <= xian:inst6.data[1]
data[2] <= xian:inst6.data[2]
data[3] <= xian:inst6.data[3]
data[4] <= xian:inst6.data[4]
data[5] <= xian:inst6.data[5]
data[6] <= xian:inst6.data[6]
data[7] <= xian:inst6.data[7]


|second|xian:inst6
clk => d1[2].CLK
clk => d1[1].CLK
clk => d1[0].CLK
shu1[0] => Mux3.IN0
shu1[1] => Mux2.IN0
shu1[2] => Mux1.IN0
shu1[3] => Mux0.IN0
shu2[0] => Mux3.IN1
shu2[1] => Mux2.IN1
shu2[2] => Mux1.IN1
shu2[3] => Mux0.IN1
shu3[0] => Mux3.IN2
shu3[1] => Mux2.IN2
shu3[2] => Mux1.IN2
shu3[3] => Mux0.IN2
shu4[0] => Mux3.IN3
shu4[1] => Mux2.IN3
shu4[2] => Mux1.IN3
shu4[3] => Mux0.IN3
shu5[0] => Mux3.IN4
shu5[1] => Mux2.IN4
shu5[2] => Mux1.IN4
shu5[3] => Mux0.IN4
shu6[0] => Mux3.IN5
shu6[1] => Mux2.IN5
shu6[2] => Mux1.IN5
shu6[3] => Mux0.IN5
shu7[0] => Mux3.IN6
shu7[1] => Mux2.IN6
shu7[2] => Mux1.IN6
shu7[3] => Mux0.IN6
shu8[0] => Mux3.IN7
shu8[1] => Mux2.IN7
shu8[2] => Mux1.IN7
shu8[3] => Mux0.IN7
data[0] <= Mux13.DB_MAX_OUTPUT_PORT_TYPE
data[1] <= data1[1].DB_MAX_OUTPUT_PORT_TYPE
data[2] <= data1[2].DB_MAX_OUTPUT_PORT_TYPE
data[3] <= data1[3].DB_MAX_OUTPUT_PORT_TYPE
data[4] <= data1[4].DB_MAX_OUTPUT_PORT_TYPE
data[5] <= data1[5].DB_MAX_OUTPUT_PORT_TYPE
data[6] <= data1[6].DB_MAX_OUTPUT_PORT_TYPE
data[7] <= data1[7].DB_MAX_OUTPUT_PORT_TYPE
chose[0] <= Mux12.DB_MAX_OUTPUT_PORT_TYPE
chose[1] <= Mux11.DB_MAX_OUTPUT_PORT_TYPE
chose[2] <= Mux10.DB_MAX_OUTPUT_PORT_TYPE
chose[3] <= Mux9.DB_MAX_OUTPUT_PORT_TYPE
chose[4] <= Mux8.DB_MAX_OUTPUT_PORT_TYPE
chose[5] <= Mux7.DB_MAX_OUTPUT_PORT_TYPE
chose[6] <= Mux6.DB_MAX_OUTPUT_PORT_TYPE
chose[7] <= Mux5.DB_MAX_OUTPUT_PORT_TYPE


|second|fp2:inst12
clk => j[15].CLK
clk => j[14].CLK
clk => j[13].CLK
clk => j[12].CLK
clk => j[11].CLK
clk => j[10].CLK
clk => j[9].CLK
clk => j[8].CLK
clk => j[7].CLK
clk => j[6].CLK
clk => j[5].CLK
clk => j[4].CLK
clk => j[3].CLK
clk => j[2].CLK
clk => j[1].CLK
clk => j[0].CLK
clk => clk1.CLK
clkout <= clk1.DB_MAX_OUTPUT_PORT_TYPE


|second|cnt_12:inst5
CLK => QL[3]~reg0.CLK
CLK => QL[2]~reg0.CLK
CLK => QL[1]~reg0.CLK
CLK => QL[0]~reg0.CLK
CLK => QH[3]~reg0.CLK
CLK => QH[2]~reg0.CLK
CLK => QH[1]~reg0.CLK
CLK => QH[0]~reg0.CLK
CLK => co~reg0.CLK
reset => QL[3]~reg0.ACLR
reset => QL[2]~reg0.ACLR
reset => QL[1]~reg0.ACLR
reset => QL[0]~reg0.ACLR
reset => QH[3]~reg0.ACLR
reset => QH[2]~reg0.ACLR
reset => QH[1]~reg0.ACLR
reset => QH[0]~reg0.ACLR
reset => co~reg0.ACLR
en => co~0.OUTPUTSELECT
en => QL~3.OUTPUTSELECT
en => QL~2.OUTPUTSELECT
en => QL~1.OUTPUTSELECT
en => QL~0.OUTPUTSELECT
co <= co~reg0.DB_MAX_OUTPUT_PORT_TYPE
QL[0] <= QL[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QL[1] <= QL[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QL[2] <= QL[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QL[3] <= QL[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QH[0] <= QH[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QH[1] <= QH[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QH[2] <= QH[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QH[3] <= QH[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|second|cnt_60:inst4
CLK => QL[3]~reg0.CLK
CLK => QL[2]~reg0.CLK
CLK => QL[1]~reg0.CLK
CLK => QL[0]~reg0.CLK
CLK => QH[3]~reg0.CLK
CLK => QH[2]~reg0.CLK
CLK => QH[1]~reg0.CLK
CLK => QH[0]~reg0.CLK
CLK => co~reg0.CLK
reset => QL[3]~reg0.ACLR
reset => QL[2]~reg0.ACLR
reset => QL[1]~reg0.ACLR
reset => QL[0]~reg0.ACLR
reset => QH[3]~reg0.ACLR
reset => QH[2]~reg0.ACLR
reset => QH[1]~reg0.ACLR
reset => QH[0]~reg0.ACLR
reset => co~reg0.ACLR
en => QL~3.OUTPUTSELECT
en => QL~2.OUTPUTSELECT
en => QL~1.OUTPUTSELECT
en => QL~0.OUTPUTSELECT
en => co~0.OUTPUTSELECT
co <= co~reg0.DB_MAX_OUTPUT_PORT_TYPE
QL[0] <= QL[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QL[1] <= QL[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QL[2] <= QL[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QL[3] <= QL[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QH[0] <= QH[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QH[1] <= QH[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QH[2] <= QH[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QH[3] <= QH[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|second|cnt_60:inst3
CLK => QL[3]~reg0.CLK
CLK => QL[2]~reg0.CLK
CLK => QL[1]~reg0.CLK
CLK => QL[0]~reg0.CLK
CLK => QH[3]~reg0.CLK
CLK => QH[2]~reg0.CLK
CLK => QH[1]~reg0.CLK
CLK => QH[0]~reg0.CLK
CLK => co~reg0.CLK
reset => QL[3]~reg0.ACLR
reset => QL[2]~reg0.ACLR
reset => QL[1]~reg0.ACLR
reset => QL[0]~reg0.ACLR
reset => QH[3]~reg0.ACLR
reset => QH[2]~reg0.ACLR
reset => QH[1]~reg0.ACLR
reset => QH[0]~reg0.ACLR
reset => co~reg0.ACLR
en => QL~3.OUTPUTSELECT
en => QL~2.OUTPUTSELECT
en => QL~1.OUTPUTSELECT
en => QL~0.OUTPUTSELECT
en => co~0.OUTPUTSELECT
co <= co~reg0.DB_MAX_OUTPUT_PORT_TYPE
QL[0] <= QL[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QL[1] <= QL[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QL[2] <= QL[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QL[3] <= QL[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QH[0] <= QH[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QH[1] <= QH[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QH[2] <= QH[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
QH[3] <= QH[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|second|cnt_10:inst2
CLK => Q[3]~reg0.CLK
CLK => Q[2]~reg0.CLK
CLK => Q[1]~reg0.CLK
CLK => Q[0]~reg0.CLK
CLK => co~reg0.CLK
reset => Q[3]~reg0.ACLR
reset => Q[2]~reg0.ACLR
reset => Q[1]~reg0.ACLR
reset => Q[0]~reg0.ACLR
reset => co~reg0.ACLR
en => Q~3.OUTPUTSELECT
en => Q~2.OUTPUTSELECT
en => Q~1.OUTPUTSELECT
en => Q~0.OUTPUTSELECT
en => co~0.OUTPUTSELECT
co <= co~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[0] <= Q[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[1] <= Q[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[2] <= Q[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[3] <= Q[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|second|cnt_10:inst1
CLK => Q[3]~reg0.CLK
CLK => Q[2]~reg0.CLK
CLK => Q[1]~reg0.CLK
CLK => Q[0]~reg0.CLK
CLK => co~reg0.CLK
reset => Q[3]~reg0.ACLR
reset => Q[2]~reg0.ACLR
reset => Q[1]~reg0.ACLR
reset => Q[0]~reg0.ACLR
reset => co~reg0.ACLR
en => Q~3.OUTPUTSELECT
en => Q~2.OUTPUTSELECT
en => Q~1.OUTPUTSELECT
en => Q~0.OUTPUTSELECT
en => co~0.OUTPUTSELECT
co <= co~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[0] <= Q[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[1] <= Q[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[2] <= Q[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[3] <= Q[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|second|fenpin:inst
clk => j[18].CLK
clk => j[17].CLK
clk => j[16].CLK
clk => j[15].CLK
clk => j[14].CLK
clk => j[13].CLK
clk => j[12].CLK
clk => j[11].CLK
clk => j[10].CLK
clk => j[9].CLK
clk => j[8].CLK
clk => j[7].CLK
clk => j[6].CLK
clk => j[5].CLK
clk => j[4].CLK
clk => j[3].CLK
clk => j[2].CLK
clk => j[1].CLK
clk => j[0].CLK
clk => clk1.CLK
start => clk1.ACLR
start => j[18].ENA
start => j[17].ENA
start => j[16].ENA
start => j[15].ENA
start => j[14].ENA
start => j[13].ENA
start => j[12].ENA
start => j[11].ENA
start => j[10].ENA
start => j[9].ENA
start => j[8].ENA
start => j[7].ENA
start => j[6].ENA
start => j[5].ENA
start => j[4].ENA
start => j[3].ENA
start => j[2].ENA
start => j[1].ENA
start => j[0].ENA
clkout <= clk1.DB_MAX_OUTPUT_PORT_TYPE