alt_u_div_33e.tdf

用FPGA做的DDS函数信号发生器

	add_sub_21 : add_sub_2o8;
	add_sub_22 : add_sub_3o8;
	add_sub_23 : add_sub_4o8;
	add_sub_24 : add_sub_5o8;
	add_sub_25 : add_sub_5o8;
	add_sub_26 : add_sub_5o8;
	add_sub_27 : add_sub_5o8;
	add_sub_28 : add_sub_5o8;
	add_sub_29 : add_sub_5o8;
	add_sub_3 : add_sub_9m8;
	add_sub_30 : add_sub_5o8;
	add_sub_31 : add_sub_5o8;
	add_sub_32 : add_sub_5o8;
	add_sub_33 : add_sub_5o8;
	add_sub_34 : add_sub_5o8;
	add_sub_35 : add_sub_5o8;
	add_sub_36 : add_sub_5o8;
	add_sub_37 : add_sub_5o8;
	add_sub_38 : add_sub_5o8;
	add_sub_39 : add_sub_5o8;
	add_sub_4 : add_sub_am8;
	add_sub_40 : add_sub_5o8;
	add_sub_41 : add_sub_5o8;
	add_sub_5 : add_sub_bm8;
	add_sub_6 : add_sub_cm8;
	add_sub_7 : add_sub_dm8;
	add_sub_8 : add_sub_em8;
	add_sub_9 : add_sub_mn8;
	DenominatorIn[1074..0]	: WIRE;
	DenominatorIn_tmp[1074..0]	: WIRE;
	gnd_wire	: WIRE;
	nose[1805..0]	: WIRE;
	NumeratorIn[1805..0]	: WIRE;
	NumeratorIn_tmp[1805..0]	: WIRE;
	prestg[1049..0]	: WIRE;
	quotient_tmp[41..0]	: WIRE;
	sel[1031..0]	: WIRE;
	selnose[1805..0]	: WIRE;
	StageIn[1074..0]	: WIRE;
	StageIn_tmp[1074..0]	: WIRE;
	StageOut[1049..0]	: WIRE;

BEGIN 
	add_sub_0.dataa[0..0] = NumeratorIn[41..41];
	add_sub_0.datab[0..0] = DenominatorIn[0..0];
	add_sub_1.dataa[] = ( StageIn[25..25], NumeratorIn[82..82]);
	add_sub_1.datab[1..0] = DenominatorIn[26..25];