clock.hier_info

数字电子钟的Verilog HDL语言描述。

|clock
clk_100M => count[24].CLK
clk_100M => count[23].CLK
clk_100M => count[22].CLK
clk_100M => count[21].CLK
clk_100M => count[20].CLK
clk_100M => count[19].CLK
clk_100M => count[18].CLK
clk_100M => count[17].CLK
clk_100M => count[16].CLK
clk_100M => count[15].CLK
clk_100M => count[14].CLK
clk_100M => count[13].CLK
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clk_100M => count[1].CLK
clk_100M => count[0].CLK
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clk_100M => count1[13].CLK
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clk_100M => count1[11].CLK
clk_100M => count1[10].CLK
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clk_100M => count1[6].CLK
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clk_100M => count1[1].CLK
clk_100M => count1[0].CLK
clk_100M => count[25].CLK
clk_100M => clk_1k.CLK
clk_out <= clk_1hz.DB_MAX_OUTPUT_PORT_TYPE
out_data[0] <= WideOr6.DB_MAX_OUTPUT_PORT_TYPE
out_data[1] <= WideOr5.DB_MAX_OUTPUT_PORT_TYPE
out_data[2] <= WideOr4.DB_MAX_OUTPUT_PORT_TYPE
out_data[3] <= WideOr3.DB_MAX_OUTPUT_PORT_TYPE
out_data[4] <= WideOr2.DB_MAX_OUTPUT_PORT_TYPE
out_data[5] <= WideOr1.DB_MAX_OUTPUT_PORT_TYPE
out_data[6] <= WideOr0.DB_MAX_OUTPUT_PORT_TYPE
out_data[7] <= always4~0.DB_MAX_OUTPUT_PORT_TYPE
out_sel[0] <= out_sel_reg[0].DB_MAX_OUTPUT_PORT_TYPE
out_sel[1] <= out_sel_reg[1].DB_MAX_OUTPUT_PORT_TYPE
out_sel[2] <= out_sel_reg[2].DB_MAX_OUTPUT_PORT_TYPE
out_sel[3] <= out_sel_reg[3].DB_MAX_OUTPUT_PORT_TYPE