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; N/A                                     ; 60.04 MHz ( period = 16.656 ns )                    ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[1][3] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.534 ns                ;
; N/A                                     ; 60.04 MHz ( period = 16.656 ns )                    ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[1][0] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.534 ns                ;
; N/A                                     ; 60.04 MHz ( period = 16.656 ns )                    ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[1][1] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.534 ns                ;
; N/A                                     ; 60.04 MHz ( period = 16.656 ns )                    ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[1][2] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.534 ns                ;
; N/A                                     ; 60.04 MHz ( period = 16.656 ns )                    ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[1][6] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.534 ns                ;
; N/A                                     ; 60.04 MHz ( period = 16.656 ns )                    ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[1][4] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.534 ns                ;
; N/A                                     ; 60.07 MHz ( period = 16.648 ns )                    ; U7279:inst|Display8:inst5|D_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[2][2] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.511 ns                ;
; N/A                                     ; 60.10 MHz ( period = 16.638 ns )                    ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[7][1] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.506 ns                ;
; N/A                                     ; 60.17 MHz ( period = 16.620 ns )                    ; U7279:inst|Display8:inst5|D_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[2][3] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.506 ns                ;
; N/A                                     ; 60.18 MHz ( period = 16.618 ns )                    ; U7279:inst|Display8:inst5|D_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[1][3] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.505 ns                ;
; N/A                                     ; 60.39 MHz ( period = 16.558 ns )                    ; U7279:inst|Display8:inst5|D_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[6][0] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.466 ns                ;
; N/A                                     ; 60.40 MHz ( period = 16.556 ns )                    ; U7279:inst|Display8:inst5|D_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[2][0] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.465 ns                ;
; N/A                                     ; 60.51 MHz ( period = 16.526 ns )                    ; U7279:inst|Display8:inst5|D_BUS[3] ; U7279:inst|FPGA_7279:inst3|data_7279[3][0] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.450 ns                ;
; N/A                                     ; 60.55 MHz ( period = 16.514 ns )                    ; U7279:inst|Display8:inst5|D_BUS[3] ; U7279:inst|FPGA_7279:inst3|data_7279[7][0] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.444 ns                ;
; N/A                                     ; 60.61 MHz ( period = 16.500 ns )                    ; U7279:inst|Display8:inst5|D_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[4][1] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.371 ns                ;
; N/A                                     ; 60.86 MHz ( period = 16.430 ns )                    ; U7279:inst|Display8:inst5|D_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[2][2] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.402 ns                ;
; N/A                                     ; 60.97 MHz ( period = 16.402 ns )                    ; U7279:inst|Display8:inst5|D_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[7][6] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.388 ns                ;
; N/A                                     ; 60.98 MHz ( period = 16.398 ns )                    ; U7279:inst|Display8:inst5|D_BUS[3] ; U7279:inst|FPGA_7279:inst3|data_7279[2][3] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.395 ns                ;
; N/A                                     ; 60.99 MHz ( period = 16.396 ns )                    ; U7279:inst|Display8:inst5|D_BUS[3] ; U7279:inst|FPGA_7279:inst3|data_7279[1][3] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.394 ns                ;
; N/A                                     ; 61.18 MHz ( period = 16.346 ns )                    ; U7279:inst|Display8:inst5|A_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[4][3] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.304 ns                ;
; N/A                                     ; 61.18 MHz ( period = 16.346 ns )                    ; U7279:inst|Display8:inst5|A_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[4][1] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.304 ns                ;
; N/A                                     ; 61.22 MHz ( period = 16.334 ns )                    ; U7279:inst|Display8:inst5|D_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[6][6] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.354 ns                ;
; N/A                                     ; 61.24 MHz ( period = 16.330 ns )                    ; U7279:inst|Display8:inst5|D_BUS[3] ; U7279:inst|FPGA_7279:inst3|data_7279[6][0] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.352 ns                ;
; N/A                                     ; 61.24 MHz ( period = 16.328 ns )                    ; U7279:inst|Display8:inst5|D_BUS[3] ; U7279:inst|FPGA_7279:inst3|data_7279[2][0] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.351 ns                ;
; N/A                                     ; 61.37 MHz ( period = 16.294 ns )                    ; U7279:inst|Display8:inst5|D_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[7][1] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.334 ns                ;
; N/A                                     ; 61.48 MHz ( period = 16.266 ns )                    ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[3][3] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.330 ns                ;
; N/A                                     ; 61.48 MHz ( period = 16.266 ns )                    ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[3][0] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.330 ns                ;
; N/A                                     ; 61.49 MHz ( period = 16.264 ns )                    ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[4][0] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.319 ns                ;
; N/A                                     ; 61.49 MHz ( period = 16.264 ns )                    ; U7279:inst|Display8:inst5|D_BUS[3] ; U7279:inst|FPGA_7279:inst3|data_7279[4][1] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.253 ns                ;
; N/A                                     ; 61.62 MHz ( period = 16.228 ns )                    ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[7][2] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.301 ns                ;
; N/A                                     ; 61.80 MHz ( period = 16.182 ns )                    ; U7279:inst|Display8:inst5|A_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[6][0] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.288 ns                ;
; N/A                                     ; 61.80 MHz ( period = 16.182 ns )                    ; U7279:inst|Display8:inst5|A_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[6][1] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.288 ns                ;
; N/A                                     ; 61.80 MHz ( period = 16.182 ns )                    ; U7279:inst|Display8:inst5|A_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[6][2] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.288 ns                ;
; N/A                                     ; 61.80 MHz ( period = 16.182 ns )                    ; U7279:inst|Display8:inst5|A_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[6][6] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.288 ns                ;
; N/A                                     ; 61.80 MHz ( period = 16.182 ns )                    ; U7279:inst|Display8:inst5|A_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[6][4] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.288 ns                ;
; N/A                                     ; 61.80 MHz ( period = 16.182 ns )                    ; U7279:inst|Display8:inst5|A_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[6][5] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.288 ns                ;
; N/A                                     ; 61.81 MHz ( period = 16.178 ns )                    ; U7279:inst|Display8:inst5|D_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[7][6] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.276 ns                ;
; N/A                                     ; 61.92 MHz ( period = 16.150 ns )                    ; U7279:inst|Display8:inst5|D_BUS[3] ; U7279:inst|FPGA_7279:inst3|data_7279[2][2] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.262 ns                ;
; N/A                                     ; 61.98 MHz ( period = 16.134 ns )                    ; U7279:inst|Display8:inst5|D_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[3][0] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.254 ns                ;
; N/A                                     ; 62.03 MHz ( period = 16.122 ns )                    ; U7279:inst|Display8:inst5|D_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[7][0] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.248 ns                ;
; N/A                                     ; 62.04 MHz ( period = 16.118 ns )                    ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[2][1] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.246 ns                ;
; N/A                                     ; 62.04 MHz ( period = 16.118 ns )                    ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[6][1] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.246 ns                ;
; N/A                                     ; 62.04 MHz ( period = 16.118 ns )                    ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[4][2] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.246 ns                ;
; N/A                                     ; 62.06 MHz ( period = 16.114 ns )                    ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[0][2] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.244 ns                ;
; N/A                                     ; 62.07 MHz ( period = 16.112 ns )                    ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[2][0] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.253 ns                ;
; N/A                                     ; 62.07 MHz ( period = 16.112 ns )                    ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[2][1] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.253 ns                ;
; N/A                                     ; 62.07 MHz ( period = 16.112 ns )                    ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[2][2] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.253 ns                ;
; N/A                                     ; 62.07 MHz ( period = 16.112 ns )                    ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[2][5] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.253 ns                ;
; N/A                                     ; 62.07 MHz ( period = 16.110 ns )                    ; U7279:inst|Display8:inst5|D_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[6][6] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.242 ns                ;
; N/A                                     ; 62.09 MHz ( period = 16.106 ns )                    ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[0][6] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.240 ns                ;
; N/A                                     ; 62.10 MHz ( period = 16.104 ns )                    ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[4][6] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.239 ns                ;
; N/A                                     ; 62.17 MHz ( period = 16.086 ns )                    ; U7279:inst|Display8:inst5|A_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[1][3] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.249 ns                ;
; N/A                                     ; 62.17 MHz ( period = 16.086 ns )                    ; U7279:inst|Display8:inst5|A_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[1][0] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.249 ns                ;
; N/A                                     ; 62.17 MHz ( period = 16.086 ns )                    ; U7279:inst|Display8:inst5|A_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[1][1] ; SYS_CLK    ; SYS_CLK  ; None                        ; None                      ; 3.249 ns                ;
; N/A                                     ; 62.17 MHz ( period = 16.086 ns )                    ; U7279:inst|Display8:inst5|A_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[1][2] ; SYS_CLK    ; SYS_CLK  ; None                        ; None             

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