📄 top_7279.tan.rpt
字号:
; N/A ; 57.59 MHz ( period = 17.364 ns ) ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[3][5] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.888 ns ;
; N/A ; 58.09 MHz ( period = 17.216 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[5][1] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.814 ns ;
; N/A ; 58.09 MHz ( period = 17.216 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[5][2] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.814 ns ;
; N/A ; 58.09 MHz ( period = 17.216 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[5][6] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.814 ns ;
; N/A ; 58.09 MHz ( period = 17.216 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[5][4] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.814 ns ;
; N/A ; 58.09 MHz ( period = 17.216 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[5][5] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.814 ns ;
; N/A ; 58.17 MHz ( period = 17.192 ns ) ; U7279:inst|Display8:inst5|D_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[1][1] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.792 ns ;
; N/A ; 58.28 MHz ( period = 17.160 ns ) ; U7279:inst|Display8:inst5|D_BUS[3] ; U7279:inst|FPGA_7279:inst3|data_7279[7][3] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.767 ns ;
; N/A ; 58.28 MHz ( period = 17.160 ns ) ; U7279:inst|Display8:inst5|D_BUS[3] ; U7279:inst|FPGA_7279:inst3|data_7279[3][3] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.767 ns ;
; N/A ; 58.37 MHz ( period = 17.132 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[5][3] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.772 ns ;
; N/A ; 58.37 MHz ( period = 17.132 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[5][0] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.772 ns ;
; N/A ; 58.39 MHz ( period = 17.126 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[2][0] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.760 ns ;
; N/A ; 58.39 MHz ( period = 17.126 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[2][1] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.760 ns ;
; N/A ; 58.39 MHz ( period = 17.126 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[2][2] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.760 ns ;
; N/A ; 58.39 MHz ( period = 17.126 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[2][5] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.760 ns ;
; N/A ; 58.47 MHz ( period = 17.102 ns ) ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[3][0] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.738 ns ;
; N/A ; 58.51 MHz ( period = 17.090 ns ) ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[7][0] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.732 ns ;
; N/A ; 58.55 MHz ( period = 17.080 ns ) ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[4][1] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.661 ns ;
; N/A ; 58.72 MHz ( period = 17.030 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[7][1] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.712 ns ;
; N/A ; 58.73 MHz ( period = 17.026 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[2][3] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.719 ns ;
; N/A ; 58.73 MHz ( period = 17.026 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[2][6] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.719 ns ;
; N/A ; 58.73 MHz ( period = 17.026 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[2][4] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.719 ns ;
; N/A ; 58.82 MHz ( period = 17.000 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[0][3] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.706 ns ;
; N/A ; 58.82 MHz ( period = 17.000 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[0][1] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.706 ns ;
; N/A ; 58.88 MHz ( period = 16.984 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[6][3] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.698 ns ;
; N/A ; 58.90 MHz ( period = 16.978 ns ) ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[2][3] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.685 ns ;
; N/A ; 58.91 MHz ( period = 16.976 ns ) ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[1][3] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.684 ns ;
; N/A ; 58.93 MHz ( period = 16.968 ns ) ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[2][2] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.671 ns ;
; N/A ; 58.98 MHz ( period = 16.956 ns ) ; U7279:inst|Display8:inst5|D_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[1][1] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.674 ns ;
; N/A ; 58.99 MHz ( period = 16.952 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[0][0] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.673 ns ;
; N/A ; 58.99 MHz ( period = 16.952 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[0][2] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.673 ns ;
; N/A ; 58.99 MHz ( period = 16.952 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[0][6] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.673 ns ;
; N/A ; 58.99 MHz ( period = 16.952 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[0][4] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.673 ns ;
; N/A ; 58.99 MHz ( period = 16.952 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[0][5] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.673 ns ;
; N/A ; 59.15 MHz ( period = 16.906 ns ) ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[6][0] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.640 ns ;
; N/A ; 59.16 MHz ( period = 16.904 ns ) ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[2][0] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.639 ns ;
; N/A ; 59.19 MHz ( period = 16.896 ns ) ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[4][3] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.579 ns ;
; N/A ; 59.19 MHz ( period = 16.896 ns ) ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[4][1] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.579 ns ;
; N/A ; 59.37 MHz ( period = 16.844 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[4][0] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.619 ns ;
; N/A ; 59.37 MHz ( period = 16.844 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[4][2] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.619 ns ;
; N/A ; 59.37 MHz ( period = 16.844 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[4][6] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.619 ns ;
; N/A ; 59.37 MHz ( period = 16.844 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[4][4] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.619 ns ;
; N/A ; 59.37 MHz ( period = 16.844 ns ) ; U7279:inst|Display8:inst5|A_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[4][5] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.619 ns ;
; N/A ; 59.46 MHz ( period = 16.818 ns ) ; U7279:inst|Display8:inst5|WR_N ; U7279:inst|FPGA_7279:inst3|data_7279[1][5] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.606 ns ;
; N/A ; 59.69 MHz ( period = 16.754 ns ) ; U7279:inst|Display8:inst5|D_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[7][3] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.564 ns ;
; N/A ; 59.69 MHz ( period = 16.754 ns ) ; U7279:inst|Display8:inst5|D_BUS[1] ; U7279:inst|FPGA_7279:inst3|data_7279[3][3] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.564 ns ;
; N/A ; 59.69 MHz ( period = 16.754 ns ) ; U7279:inst|Display8:inst5|D_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[3][0] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.564 ns ;
; N/A ; 59.72 MHz ( period = 16.744 ns ) ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[7][6] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.559 ns ;
; N/A ; 59.73 MHz ( period = 16.742 ns ) ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[6][0] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.568 ns ;
; N/A ; 59.73 MHz ( period = 16.742 ns ) ; U7279:inst|Display8:inst5|D_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[7][0] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.558 ns ;
; N/A ; 59.73 MHz ( period = 16.742 ns ) ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[6][1] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.568 ns ;
; N/A ; 59.73 MHz ( period = 16.742 ns ) ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[6][2] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.568 ns ;
; N/A ; 59.73 MHz ( period = 16.742 ns ) ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[6][6] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.568 ns ;
; N/A ; 59.73 MHz ( period = 16.742 ns ) ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[6][4] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.568 ns ;
; N/A ; 59.73 MHz ( period = 16.742 ns ) ; U7279:inst|Display8:inst5|A_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[6][5] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.568 ns ;
; N/A ; 59.75 MHz ( period = 16.736 ns ) ; U7279:inst|Display8:inst5|D_BUS[2] ; U7279:inst|FPGA_7279:inst3|data_7279[4][1] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.489 ns ;
; N/A ; 59.81 MHz ( period = 16.720 ns ) ; U7279:inst|Display8:inst5|D_BUS[3] ; U7279:inst|FPGA_7279:inst3|data_7279[1][1] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.556 ns ;
; N/A ; 59.97 MHz ( period = 16.676 ns ) ; U7279:inst|Display8:inst5|D_BUS[0] ; U7279:inst|FPGA_7279:inst3|data_7279[6][6] ; SYS_CLK ; SYS_CLK ; None ; None ; 3.525 ns ;
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -