📄 watch.fit.rpt
字号:
; 40 ; VCC_INT ; ;
; 41 ; GND_INT ; ;
; 42 ; GND+ ; ;
; 43 ; cp2 ; TTL ;
; 44 ; GND+ ; ;
; 45 ; VCC_INT ; ;
; 46 ; GND_INT ; ;
; 47 ; seg[5] ; TTL ;
; 48 ; seg[6] ; TTL ;
; 49 ; seg[7] ; TTL ;
; 50 ; GND* ; ;
; 51 ; GND* ; ;
; 52 ; GND* ; ;
; 53 ; GND* ; ;
; 54 ; sel[3] ; TTL ;
; 55 ; ^nSTATUS ; ;
; 56 ; #TRST ; ;
; 57 ; #TMS ; ;
; 58 ; sel[1] ; TTL ;
; 59 ; sel[2] ; TTL ;
; 60 ; GND* ; ;
; 61 ; GND* ; ;
; 62 ; sel[5] ; TTL ;
; 63 ; VCC_INT ; ;
; 64 ; sel[6] ; TTL ;
; 65 ; GND* ; ;
; 66 ; GND* ; ;
; 67 ; GND* ; ;
; 68 ; GND_INT ; ;
; 69 ; GND* ; ;
; 70 ; sel[4] ; TTL ;
; 71 ; GND* ; ;
; 72 ; GND* ; ;
; 73 ; GND* ; ;
; 74 ; #TDO ; ;
; 75 ; ^nCEO ; ;
; 76 ; ^CONF_DONE ; ;
; 77 ; #TCK ; ;
; 78 ; GND* ; ;
; 79 ; GND* ; ;
; 80 ; GND* ; ;
; 81 ; GND* ; ;
; 82 ; GND_INT ; ;
; 83 ; GND* ; ;
; 84 ; GND+ ; ;
+-------+------------+--------------+
+----------------------------------------------------------------------+
; Control Signals ;
+--------------------+---------+---------+--------------+--------------+
; Name ; Pin # ; Fan-Out ; Usage ; Global Usage ;
+--------------------+---------+---------+--------------+--------------+
; cp2 ; 43 ; 23 ; Clock ; Pin ;
; count[10] ; LC4_A20 ; 16 ; Clock ; Non-global ;
; cp1 ; LC1_A20 ; 25 ; Clock ; Internal ;
; reset ; 7 ; 24 ; Async. clear ; Non-global ;
; beginstop ; 5 ; 1 ; Clock ; Non-global ;
; Equal0~207 ; LC2_A20 ; 7 ; Clock enable ; Non-global ;
; _~1 ; LC1_B13 ; 5 ; Clock enable ; Non-global ;
; num6[0]~4 ; LC6_B15 ; 4 ; Clock enable ; Non-global ;
; _~0 ; LC5_B13 ; 5 ; Clock enable ; Non-global ;
; Equal2~31$wirecell ; LC7_B17 ; 4 ; Clock enable ; Non-global ;
+--------------------+---------+---------+--------------+--------------+
+-----------------------------------+
; Global & Other Fast Signals ;
+------+---------+---------+--------+
; Name ; Pin # ; Fan-Out ; Global ;
+------+---------+---------+--------+
; cp2 ; 43 ; 23 ; yes ;
; cp1 ; LC1_A20 ; 25 ; yes ;
+------+---------+---------+--------+
+---------------------------------------------+
; Carry Chains ;
+--------------------+------------------------+
; Carry Chain Length ; Number of Carry Chains ;
+--------------------+------------------------+
; 0 - 1 ; 0 ;
; 2 - 3 ; 0 ;
; 4 - 5 ; 2 ;
; 6 - 7 ; 0 ;
; 8 - 9 ; 0 ;
; 10 - 11 ; 0 ;
; 12 - 13 ; 0 ;
; 14 - 15 ; 0 ;
; 16 - 17 ; 0 ;
; 18 - 19 ; 0 ;
; 20 - 21 ; 0 ;
; 22 - 23 ; 1 ;
+--------------------+------------------------+
+--------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals ;
+----------------------------------------------------------------------------+---------+
; Name ; Fan-Out ;
+----------------------------------------------------------------------------+---------+
; reset ; 24 ;
; numlet[0]~29 ; 21 ;
; numlet[2]~28 ; 17 ;
; count[10]~122 ; 16 ;
; num[3]~886 ; 15 ;
; num[0]~889 ; 15 ;
; num[2]~887 ; 15 ;
; num[1]~888 ; 15 ;
; numlet[1]~27 ; 13 ;
; Equal1~30 ; 8 ;
; Equal0~214 ; 7 ;
; num3[0]~72 ; 6 ;
; num5[0]~80 ; 6 ;
; Equal2~32 ; 6 ;
; num6[0]~88 ; 5 ;
; num4[0]~77 ; 5 ;
; beginstop1~1 ; 5 ;
; _~35 ; 5 ;
; num3[1]~71 ; 5 ;
; num5[1]~79 ; 5 ;
; _~34 ; 5 ;
; num4[1]~76 ; 4 ;
; num6[1]~87 ; 4 ;
; num4[2]~75 ; 4 ;
; num6[2]~86 ; 4 ;
; num3[2]~70 ; 4 ;
; num5[2]~78 ; 4 ;
; num6[0]~89 ; 4 ;
; Equal2~31$wirecell ; 4 ;
; num4[3]~74 ; 3 ;
; num6[3]~85 ; 3 ;
; lpm_counter:num2_rtl_1|alt_counter_f10ke:wysi_counter|counter_cell[1]~COUT ; 3 ;
; num3[3]~69 ; 3 ;
; lpm_counter:num2_rtl_1|alt_counter_f10ke:wysi_counter|counter_cell[0]~COUT ; 3 ;
; lpm_counter:num2_rtl_1|alt_counter_f10ke:wysi_counter|counter_cell[2]~COUT ; 3 ;
; lpm_counter:num1_rtl_0|alt_counter_f10ke:wysi_counter|counter_cell[0]~COUT ; 3 ;
; num5[3]~77 ; 3 ;
; lpm_counter:num1_rtl_0|alt_counter_f10ke:wysi_counter|counter_cell[1]~COUT ; 3 ;
; lpm_counter:num1_rtl_0|alt_counter_f10ke:wysi_counter|counter_cell[2]~COUT ; 3 ;
; Equal4~30 ; 3 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0] ; 3 ;
; count[6]~138 ; 2 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[2] ; 2 ;
; count[15]~130 ; 2 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[18] ; 2 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[4] ; 2 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[14] ; 2 ;
; segsig[0]~7 ; 2 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[5] ; 2 ;
; count[7]~137 ; 2 ;
+----------------------------------------------------------------------------+---------+
+----------------------------------------------------------------------------------------------+
; Peripheral Signals ;
+-------------------+---------+-------+-----------------+---------------------------+----------+
; Peripheral Signal ; Source ; Usage ; Dedicated Clock ; Peripheral Control Signal ; Polarity ;
+-------------------+---------+-------+-----------------+---------------------------+----------+
; cp1 ; LC1_A20 ; Clock ; no ; yes ; +ve ;
+-------------------+---------+-------+-----------------+---------------------------+----------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 45 ;
; 1 ; 9 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 3 ;
; 6 ; 1 ;
; 7 ; 1 ;
; 8 ; 13 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 50 ;
; 1 ; 5 ;
; 2 ; 1 ;
; 3 ; 3 ;
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