ccd_dr.tan.rpt
来自「verilog HDL语言」· RPT 代码 · 共 381 行 · 第 1/5 页
RPT
381 行
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[0]~reg0 ; cnt2[4]~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[1]~reg0 ; cnt2[4]~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[3]~reg0 ; cnt2[4]~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[2]~reg0 ; cnt2[4]~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[6]~reg0 ; cnt2[4]~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[5]~reg0 ; cnt2[4]~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
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; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[0]~reg0 ; cnt2[8]~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
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; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[3]~reg0 ; cnt2[8]~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[2]~reg0 ; cnt2[8]~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
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; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[0]~reg0 ; cnt2[9]~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
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; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[6]~reg0 ; cnt2[9]~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
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; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[4]~reg0 ; cnt2[9]~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
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; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[5]~reg0 ; cnt2[10]~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[4]~reg0 ; cnt2[10]~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[0]~reg0 ; ccd_en~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
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; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[3]~reg0 ; ccd_en~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
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; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[6]~reg0 ; ccd_en~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[5]~reg0 ; ccd_en~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[4]~reg0 ; ccd_en~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[1]~reg0 ; ccd_sh~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[3]~reg0 ; ccd_clk1~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[2]~reg0 ; ccd_clk1~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[6]~reg0 ; ccd_clk1~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[5]~reg0 ; ccd_clk1~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 212.77 MHz ( period = 4.700 ns ) ; cnt2[4]~reg0 ; ccd_clk1~reg0 ; clk ; clk ; None ; None ; 2.700 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[7]~reg0 ; cnt2[8]~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[7]~reg0 ; cnt2[9]~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[8]~reg0 ; cnt2[9]~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[9]~reg0 ; cnt2[9]~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[7]~reg0 ; cnt2[10]~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[8]~reg0 ; cnt2[10]~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[9]~reg0 ; cnt2[10]~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[10]~reg0 ; cnt2[10]~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[11]~reg0 ; ccd_en~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[7]~reg0 ; ccd_en~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[8]~reg0 ; ccd_en~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[9]~reg0 ; ccd_en~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[10]~reg0 ; ccd_en~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; ccd_sh~reg0 ; ccd_sh~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[11]~reg0 ; ccd_clk1~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[7]~reg0 ; ccd_clk1~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[8]~reg0 ; ccd_clk1~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; N/A ; 217.39 MHz ( period = 4.600 ns ) ; cnt2[9]~reg0 ; ccd_clk1~reg0 ; clk ; clk ; None ; None ; 2.600 ns ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+---------------+---------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+---------------------------------------------------------------------------+
; tco ;
+-------+--------------+------------+---------------+----------+------------+
; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ;
+-------+--------------+------------+---------------+----------+------------+
; N/A ; None ; 6.300 ns ; ccd_sh~reg0 ; ccd_cp ; clk ;
; N/A ; None ; 6.300 ns ; ccd_sh~reg0 ; ccd_rs ; clk ;
; N/A ; None ; 6.200 ns ; ccd_clk1~reg0 ; ccd_clk2 ; clk ;
; N/A ; None ; 6.200 ns ; cp ; ccd_cp ; clk ;
; N/A ; None ; 6.200 ns ; rs ; ccd_rs ; clk ;
; N/A ; None ; 3.100 ns ; ccd_clk1~reg0 ; ccd_clk1 ; clk ;
; N/A ; None ; 3.100 ns ; ccd_sh~reg0 ; ccd_sh ; clk ;
; N/A ; None ; 3.100 ns ; ccd_en~reg0 ; ccd_en ; clk ;
; N/A ; None ; 3.100 ns ; cnt2[2]~reg0 ; cnt2[2] ; clk ;
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