testbench.v

来自「使用Libero提供的异步通信IP核实现UART通信」· Verilog 代码 · 共 68 行

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// Created by Actel SmartDesign Thu Sep 11 23:07:54 2008
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`timescale 1ns/100ps

module testbench;

parameter SYSCLK_PERIOD = 100; // 10MHz

reg SYSCLK;
reg NSYSRESET;

initial
begin
    SYSCLK = 1'b0;
    NSYSRESET = 1'b0;
end

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// Reset Pulse
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initial
begin
    #(SYSCLK_PERIOD * 10 )
        NSYSRESET = 1'b1;
end


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// 10MHz Clock Driver
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always @(SYSCLK)
    #(SYSCLK_PERIOD / 2) SYSCLK <= !SYSCLK;


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// Instantiate Unit Under Test:  UartIP
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UartIP UartIP_0 (
    // Inputs
    .BAUD_VAL({8{1'b0}}),
    .BIT8({1{1'b0}}),
    .CLK(SYSCLK),
    .CSN({1{1'b0}}),
    .DATA_IN({8{1'b0}}),
    .ODD_N_EVEN({1{1'b0}}),
    .OEN({1{1'b0}}),
    .PARITY_EN({1{1'b0}}),
    .RESET_N(NSYSRESET),
    .RX({1{1'b0}}),
    .WEN({1{1'b0}}),

    // Outputs
    .DATA_OUT( ),
    .OVERFLOW( ),
    .PARITY_ERR( ),
    .RXRDY( ),
    .TX( ),
    .TXRDY( )

    // Inouts

);

endmodule