_primary.vhd

来自「使用Libero提供的异步通信IP核实现UART通信」· VHDL 代码 · 共 31 行

library verilog;
use verilog.vl_types.all;
entity Tx_async is
    generic(
        TX_FIFO         : integer := 0;
        CUARTlIOI       : integer := 0;
        CUARTOlOI       : integer := 1;
        CUARTIlOI       : integer := 2;
        CUARTllOI       : integer := 3;
        CUARTO0OI       : integer := 4;
        CUARTI0OI       : integer := 5;
        CUARTl0OI       : integer := 6
    );
    port(
        clk             : in     vl_logic;
        xmit_pulse      : in     vl_logic;
        reset_n         : in     vl_logic;
        rst_tx_empty    : in     vl_logic;
        tx_hold_reg     : in     vl_logic_vector(7 downto 0);
        tx_dout_reg     : in     vl_logic_vector(7 downto 0);
        fifo_empty      : in     vl_logic;
        fifo_full       : in     vl_logic;
        bit8            : in     vl_logic;
        parity_en       : in     vl_logic;
        odd_n_even      : in     vl_logic;
        txrdy           : out    vl_logic;
        tx              : out    vl_logic;
        fifo_read_tx    : out    vl_logic
    );
end Tx_async;