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来自「基于Verilog HDL 的一个CAN总线IP核。」· 代码 · 共 5 行

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5 行

/can_testbench.v/1.42/Tue Apr 25 13:18:00 2006//
/can_testbench_defines.v/1.10/Tue Apr 25 13:18:00 2006//
/timescale.v/1.3/Sun Feb  9 02:24:12 2003//
D

entries - 源码说明

本页面展示了「基于Verilog HDL 的一个CAN总线IP核。」中的 entries 源码文件，采用编程语言编写，共 5 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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