sync.v

来自「Verilog实现mini-uart」· Verilog 代码 · 共 68 行

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//        Title     : UART SYNCHRONIZER DESIGN
//        Author    : JP LIU
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//        File Name      : sync.v
//        Module Name    : sync
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// This is a double-rank synchronizer
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module sync
(
 // INPUT PORT
 clk_in,
 sys_rst_b,
 d,

 // OUTPUT PORT
 q
);

////////////////////////////////////////////// 
//
// INPUT AND OUTPUT DECLARATION             //
//
//////////////////////////////////////////////

input  clk_in;
input  sys_rst_b;
input  d;

output q;

/////////////////////////////////////////////
//
// WIRE AND REG DECLARATION                //
//
/////////////////////////////////////////////

reg  pipe1, pipe2;

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//  SEQUENCAL LOGIC                        //
/////////////////////////////////////////////

always @(posedge clk_in or negedge sys_rst_b)
  if (~sys_rst_b) 
     begin
        pipe1 <= 0;
        pipe2 <= 0;
     end 
  else 
     begin
        pipe1 <= d;
        pipe2 <= pipe1;
     end

assign q = pipe2;

endmodule