one_shot.v

Verilog实现mini-uart

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//        Title     : UART RECIEVER DESIGN
//        Author    : JP LIU
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//        File Name      : one_shot.v
//        Module Name    : one_shot
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// this module generates a one shot pulse whenever an input goes high from low
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module one_shot 
(
 //INPUT PORT
 sys_rst_b,
 clk_in,
 d,
 // OUTPUT PORT
 q
);

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//
// INPUT AND OUTPUT DECLARATION             //
//
//////////////////////////////////////////////

input  sys_rst_b;
input  clk_in;
input  d;

output q;

/////////////////////////////////////////////
//
// WIRE AND REG DECLARATION                //
//
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reg    d_del;

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//  SEQUENCAL LOGIC                        //
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// generate a delay of the input
always @(posedge clk_in or negedge sys_rst_b)
  if (~sys_rst_b) 
      d_del <= 1'b1;
  else
      d_del <= ~d;

assign q = d & d_del;

endmodule