half_adder.vhd

用VHDL语言实现半加器。已经通过编译和仿真

--实验连线：输入 a-->PIN105,b-->PIN104;a,b对应EDA-VI底板的SW1,SW2
--          输出 co-->PIN132 ,s-->PIN133;co,s对应底板的IO9,IO10
--          IO9,IO10连接L1,L2,(L1--L8,LED为低电平点亮)
--功能选择位: VGA[0]-->PIN162
--			  VGA[1]-->PIN161
--			  VGA[2]-->PIN164
--			  VGA[3]-->PIN163

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY half_adder IS
   PORT (a,b :  IN STD_LOGIC;
         s,co:  OUT STD_LOGIC;
		 VGA :	out std_logic_vector(3 downto 0)	--加入4位功能选择位
		); 
END half_adder;
ARCHITECTURE half1 OF half_adder IS
SIGNAL c,d : STD_LOGIC;
BEGIN 
   VGA <= "0001";	--"0001"表示选择功能为SW1--SW16点用总线BUS_D0--BUS_D15.
   c<=a OR b;
   d<=a NAND b;
   co<=NOT d;
   s<=c AND d;
END half1;