📄 bit8_portout.fit.rpt
字号:
+--------------------------------------+---------+---------+---------------+--------------+
+-----------------------------------+
; Global & Other Fast Signals ;
+--------+-------+---------+--------+
; Name ; Pin # ; Fan-Out ; Global ;
+--------+-------+---------+--------+
; nCS ; 2 ; 16 ; no ;
; nWR ; 44 ; 16 ; no ;
; DIN[7] ; 42 ; 1 ; no ;
; CLK ; 43 ; 9 ; yes ;
; RESET ; 84 ; 9 ; yes ;
; DIN[6] ; 1 ; 1 ; no ;
+--------+-------+---------+--------+
+------------------------------------------------+
; Non-Global High Fan-Out Signals ;
+--------------------------------------+---------+
; Name ; Fan-Out ;
+--------------------------------------+---------+
; pout_component:I_portout|SynchProc~0 ; 16 ;
; nCS ; 16 ;
; nWR ; 16 ;
; pout_component:I_portout|RegQ[5] ; 2 ;
; pout_component:I_portout|RegQ[3] ; 2 ;
; pout_component:I_portout|RegQ[2] ; 2 ;
; pout_component:I_portout|RegQ[4] ; 2 ;
; pout_component:I_portout|RegQ[6] ; 2 ;
; pout_component:I_portout|RegQ[7] ; 2 ;
; pout_component:I_portout|RegQ[1] ; 2 ;
; pout_component:I_portout|RegQ[0] ; 2 ;
; DIN[2] ; 1 ;
; DIN[3] ; 1 ;
; DIN[5] ; 1 ;
; DIN[7] ; 1 ;
; pout_component:I_portout|RegD[3]~664 ; 1 ;
; pout_component:I_portout|RegD[2]~666 ; 1 ;
; DIN[1] ; 1 ;
; pout_component:I_portout|RegD[4]~662 ; 1 ;
; DIN[6] ; 1 ;
; pout_component:I_portout|RegD[0]~670 ; 1 ;
; pout_component:I_portout|RegD[1]~668 ; 1 ;
; pout_component:I_portout|RegD[7]~656 ; 1 ;
; pout_component:I_portout|RegD[6]~658 ; 1 ;
; DIN[4] ; 1 ;
; pout_component:I_portout|RegD[5]~660 ; 1 ;
; DIN[0] ; 1 ;
+--------------------------------------+---------+
+-------------------------------------------------------------------------------------------------------------------------+
; Peripheral Signals ;
+--------------------------------------+---------+---------------+-----------------+---------------------------+----------+
; Peripheral Signal ; Source ; Usage ; Dedicated Clock ; Peripheral Control Signal ; Polarity ;
+--------------------------------------+---------+---------------+-----------------+---------------------------+----------+
; pout_component:I_portout|SynchProc~0 ; LC1_C15 ; Output enable ; no ; yes ; +ve ;
+--------------------------------------+---------+---------------+-----------------+---------------------------+----------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 69 ;
; 1 ; 1 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 2 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 70 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 2 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 70 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 2 ;
+----------------------------+----------------+
+----------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+-------------------+-----------------------------+------------------------------+
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+-------------------+-----------------------------+------------------------------+
; A ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 1 / 48 ( 2 % ) ;
; B ; 1 / 96 ( 1 % ) ; 0 / 48 ( 0 % ) ; 1 / 48 ( 2 % ) ;
; C ; 8 / 96 ( 8 % ) ; 0 / 48 ( 0 % ) ; 3 / 48 ( 6 % ) ;
; Total ; 9 / 288 ( 3 % ) ; 0 / 144 ( 0 % ) ; 5 / 144 ( 3 % ) ;
+-------+-------------------+-----------------------------+------------------------------+
+----------------------------+
; LAB Column Interconnect ;
+-------+--------------------+
; Col. ; Interconnect Used ;
+-------+--------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 0 / 24 ( 0 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 0 / 24 ( 0 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 0 / 24 ( 0 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 1 / 24 ( 4 % ) ;
; 14 ; 4 / 24 ( 16 % ) ;
; 15 ; 0 / 24 ( 0 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
; 17 ; 0 / 24 ( 0 % ) ;
; 18 ; 0 / 24 ( 0 % ) ;
; 19 ; 0 / 24 ( 0 % ) ;
; 20 ; 0 / 24 ( 0 % ) ;
; 21 ; 0 / 24 ( 0 % ) ;
; 22 ; 0 / 24 ( 0 % ) ;
; 23 ; 0 / 24 ( 0 % ) ;
; 24 ; 0 / 24 ( 0 % ) ;
; Total ; 5 / 576 ( < 1 % ) ;
+-------+--------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; Total ; 0 / 24 ( 0 % ) ;
+-------+-------------------+
+-----------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+--------------------------------+--------------------------------------+
; Resource ; Usage ;
+--------------------------------+--------------------------------------+
; Logic cells ; 17 / 576 ( 2 % ) ;
; Registers ; 9 / 576 ( 1 % ) ;
; Logic elements in carry chains ; 0 ;
; User inserted logic cells ; 0 ;
; I/O pins ; 20 / 59 ( 33 % ) ;
; -- Clock pins ; 0 ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 2 ;
; EABs ; 0 / 3 ( 0 % ) ;
; Total memory bits ; 0 / 6,144 ( 0 % ) ;
; Total RAM block bits ; 0 / 6,144 ( 0 % ) ;
; Maximum fan-out node ; pout_component:I_portout|SynchProc~0 ;
; Maximum fan-out ; 16 ;
; Total fan-out ; 98 ;
; Average fan-out ; 2.65 ;
+--------------------------------+--------------------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+-------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+----------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+-------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+----------------------------------------+
; |bit8_PortOut ; 17 (0) ; 9 ; 0 ; 20 ; 8 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |bit8_PortOut ;
; |pout_component:I_portout| ; 17 (17) ; 9 ; 0 ; 0 ; 8 (8) ; 0 (0) ; 9 (9) ; 0 (0) ; |bit8_PortOut|pout_component:I_portout ;
+-------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+----------------------------------------+
+----------------------------------+
; Delay Chain Summary ;
+---------+----------+-------------+
; Name ; Pin Type ; Pad to Core ;
+---------+----------+-------------+
; nCS ; Input ; OFF ;
; nWR ; Input ; OFF ;
; DIN[7] ; Input ; OFF ;
; CLK ; Input ; OFF ;
; RESET ; Input ; OFF ;
; DIN[6] ; Input ; OFF ;
; DIN[5] ; Input ; OFF ;
; DIN[4] ; Input ; OFF ;
; DIN[3] ; Input ; OFF ;
; DIN[2] ; Input ; OFF ;
; DIN[1] ; Input ; OFF ;
; DIN[0] ; Input ; OFF ;
; P0UT[7] ; Output ; OFF ;
; P0UT[6] ; Output ; OFF ;
; P0UT[5] ; Output ; OFF ;
; P0UT[4] ; Output ; OFF ;
; P0UT[3] ; Output ; OFF ;
; P0UT[2] ; Output ; OFF ;
; P0UT[1] ; Output ; OFF ;
; P0UT[0] ; Output ; OFF ;
+---------+----------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/UAV/HW/FPGA/uavfpga/bit8_portout/bit8_portout.pin.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.1 Build 181 06/29/2004 SJ Web Edition
Info: Processing started: Wed May 10 21:16:56 2006
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off bit8_portout -c bit8_portout
Info: Automatically selected device EPF10K10LC84-3 for design bit8_portout
Warning: Feature SignalProbe is not available with your current license
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Not setting a global tsu requirement
Info: Not setting a global tco requirement
Info: Not setting a global tpd requirement
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Wed May 10 2006 at 21:16:57
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time = 0 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 0 seconds
Info: Quartus II Fitter was successful. 0 errors, 1 warning
Info: Processing ended: Wed May 10 21:16:58 2006
Info: Elapsed time: 00:00:02
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