📄 bit8_portin.fit.rpt
字号:
; 77 ; #TCK ; ;
; 78 ; GND* ; ;
; 79 ; GND* ; ;
; 80 ; GND* ; ;
; 81 ; GND* ; ;
; 82 ; GND_INT ; ;
; 83 ; GND* ; ;
; 84 ; -IORD ; TTL ;
+-------+------------+--------------+
+-----------------------------------------------------------+
; Control Signals ;
+--------+---------+---------+---------------+--------------+
; Name ; Pin # ; Fan-Out ; Usage ; Global Usage ;
+--------+---------+---------+---------------+--------------+
; inst1 ; LC1_C11 ; 8 ; Output enable ; Non-global ;
; CLK_H1 ; 43 ; 8 ; Clock ; Pin ;
+--------+---------+---------+---------------+--------------+
+------------------------------------+
; Global & Other Fast Signals ;
+---------+-------+---------+--------+
; Name ; Pin # ; Fan-Out ; Global ;
+---------+-------+---------+--------+
; -IORD ; 84 ; 1 ; no ;
; DSP_nCS ; 2 ; 1 ; no ;
; IN[7] ; 44 ; 1 ; no ;
; CLK_H1 ; 43 ; 8 ; yes ;
; IN[6] ; 42 ; 1 ; no ;
; IN[5] ; 1 ; 1 ; no ;
+---------+-------+---------+--------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-----------+---------------------+
; Name ; Fan-Out ;
+-----------+---------------------+
; inst1 ; 8 ;
; inst43[6] ; 1 ;
; inst43[2] ; 1 ;
; IN[4] ; 1 ;
; IN[0] ; 1 ;
; IN[1] ; 1 ;
; IN[2] ; 1 ;
; IN[5] ; 1 ;
; IN[3] ; 1 ;
; IN[6] ; 1 ;
; IN[7] ; 1 ;
; DSP_nCS ; 1 ;
; -IORD ; 1 ;
; inst43[0] ; 1 ;
; inst43[3] ; 1 ;
; inst43[1] ; 1 ;
; inst43[4] ; 1 ;
; inst43[7] ; 1 ;
; inst43[5] ; 1 ;
+-----------+---------------------+
+------------------------------------------------------------------------------------------------------+
; Peripheral Signals ;
+-------------------+---------+---------------+-----------------+---------------------------+----------+
; Peripheral Signal ; Source ; Usage ; Dedicated Clock ; Peripheral Control Signal ; Polarity ;
+-------------------+---------+---------------+-----------------+---------------------------+----------+
; inst1 ; LC1_C11 ; Output enable ; no ; yes ; +ve ;
+-------------------+---------+---------------+-----------------+---------------------------+----------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 63 ;
; 1 ; 9 ;
+--------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 63 ;
; 1 ; 8 ;
; 2 ; 1 ;
+----------------------------+----------------+
+----------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+-------------------+-----------------------------+------------------------------+
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+-------------------+-----------------------------+------------------------------+
; A ; 4 / 96 ( 4 % ) ; 0 / 48 ( 0 % ) ; 1 / 48 ( 2 % ) ;
; B ; 3 / 96 ( 3 % ) ; 1 / 48 ( 2 % ) ; 2 / 48 ( 4 % ) ;
; C ; 2 / 96 ( 2 % ) ; 0 / 48 ( 0 % ) ; 1 / 48 ( 2 % ) ;
; Total ; 9 / 288 ( 3 % ) ; 1 / 144 ( < 1 % ) ; 4 / 144 ( 2 % ) ;
+-------+-------------------+-----------------------------+------------------------------+
+----------------------------+
; LAB Column Interconnect ;
+-------+--------------------+
; Col. ; Interconnect Used ;
+-------+--------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 0 / 24 ( 0 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 0 / 24 ( 0 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 1 / 24 ( 4 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 0 / 24 ( 0 % ) ;
; 14 ; 0 / 24 ( 0 % ) ;
; 15 ; 0 / 24 ( 0 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
; 17 ; 0 / 24 ( 0 % ) ;
; 18 ; 0 / 24 ( 0 % ) ;
; 19 ; 0 / 24 ( 0 % ) ;
; 20 ; 0 / 24 ( 0 % ) ;
; 21 ; 0 / 24 ( 0 % ) ;
; 22 ; 0 / 24 ( 0 % ) ;
; 23 ; 0 / 24 ( 0 % ) ;
; 24 ; 0 / 24 ( 0 % ) ;
; Total ; 1 / 576 ( < 1 % ) ;
+-------+--------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; Total ; 0 / 24 ( 0 % ) ;
+-------+-------------------+
+----------------------------------------------------+
; Fitter Resource Usage Summary ;
+--------------------------------+-------------------+
; Resource ; Usage ;
+--------------------------------+-------------------+
; Logic cells ; 9 / 576 ( 1 % ) ;
; Registers ; 8 / 576 ( 1 % ) ;
; Logic elements in carry chains ; 0 ;
; User inserted logic cells ; 0 ;
; I/O pins ; 19 / 59 ( 32 % ) ;
; -- Clock pins ; 0 ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 1 ;
; EABs ; 0 / 3 ( 0 % ) ;
; Total memory bits ; 0 / 6,144 ( 0 % ) ;
; Total RAM block bits ; 0 / 6,144 ( 0 % ) ;
; Maximum fan-out node ; inst1 ;
; Maximum fan-out ; 8 ;
; Total fan-out ; 34 ;
; Average fan-out ; 1.21 ;
+--------------------------------+-------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
; |bit8_PortIn ; 9 (9) ; 8 ; 0 ; 19 ; 1 (1) ; 8 (8) ; 0 (0) ; 0 (0) ; |bit8_PortIn ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
+----------------------------------+
; Delay Chain Summary ;
+---------+----------+-------------+
; Name ; Pin Type ; Pad to Core ;
+---------+----------+-------------+
; -IORD ; Input ; OFF ;
; DSP_nCS ; Input ; OFF ;
; IN[7] ; Input ; OFF ;
; CLK_H1 ; Input ; OFF ;
; IN[6] ; Input ; OFF ;
; IN[5] ; Input ; OFF ;
; IN[4] ; Input ; OFF ;
; IN[3] ; Input ; OFF ;
; IN[2] ; Input ; OFF ;
; IN[1] ; Input ; OFF ;
; IN[0] ; Input ; OFF ;
; D[7] ; Bidir ; OFF ;
; D[6] ; Bidir ; OFF ;
; D[5] ; Bidir ; OFF ;
; D[4] ; Bidir ; OFF ;
; D[3] ; Bidir ; OFF ;
; D[2] ; Bidir ; OFF ;
; D[1] ; Bidir ; OFF ;
; D[0] ; Bidir ; OFF ;
+---------+----------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in d:/uav/hw/fpga/uavfpga/bit8_portin/bit8_PortIn.pin.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.1 Build 181 06/29/2004 SJ Web Edition
Info: Processing started: Sat Sep 09 01:06:26 2006
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off bit8_PortIn -c bit8_PortIn
Info: Automatically selected device EPF10K10LC84-3 for design bit8_PortIn
Warning: Feature SignalProbe is not available with your current license
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Not setting a global tsu requirement
Info: Not setting a global tco requirement
Info: Not setting a global tpd requirement
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Sat Sep 09 2006 at 01:06:30
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time = 0 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 0 seconds
Info: Quartus II Fitter was successful. 0 errors, 1 warning
Info: Processing ended: Sat Sep 09 01:06:31 2006
Info: Elapsed time: 00:00:05
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