mult.v

来自「基于FPGA的RS编译码器实现 我是新手 刚学的写的很简单的代码」· Verilog 代码 · 共 7 行

module mult(outcome,a,b);
parameter size=8;
input[size:1] a,b;
output[2*size:1] outcome;
assign outcome=a*b;
endmodule