📄 and2.vhd
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity and2 is
Port ( a : in std_logic;
b : in std_logic;
c : out std_logic);
end and2;
architecture Behavioral of and2 is
begin
c<=a and b;
end Behavioral;
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