rom.v

来自「夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） model」· Verilog 代码 · 共 26 行

module rom(data,addr,read,ena);
 output[7:0] data;
 input[12:0] addr;
 input read,ena;
 reg[7:0] memory[13'h1fff:0];
 wire[7:0] data;
 
 assign data=(read&&ena) ? memory[addr]:8'hzz;
 
 /*initial 
    $readmemb("rom_data",memory,0,255);
    
    always @(addr or ena or read)
       if(read&&ena)
          data<=memory[addr];
       else
          data<=8'hzz;*/

 
 
 
 
 
 endmodule