_primary.vhd

来自「夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） model」· VHDL 代码 · 共 10 行

library verilog;
use verilog.vl_types.all;
entity datactl is
    port(
        data            : out    vl_logic_vector(7 downto 0);
        \in\            : in     vl_logic_vector(7 downto 0);
        data_ena        : in     vl_logic
    );
end datactl;