datactl.v

来自「夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） model」· Verilog 代码 · 共 9 行

module datactl(data,in,data_ena);
    output[7:0] data;
    input[7:0] in;
    input data_ena;
    
    assign data=(data_ena)?in:8'hzz;
endmodule