machinectl.v

来自「夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） model」· Verilog 代码 · 共 15 行

module machinectl(ena,fetch,rst);
    output ena;
    input fetch,rst;
    reg ena;
    
    always @(posedge fetch or posedge rst)
       begin
           if(rst)
              ena<=0;
           else
              ena<=1;
       end
     endmodule