_primary.vhd

来自「夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） model」· VHDL 代码 · 共 5 行

VHD

5 行

library verilog;use verilog.vl_types.all;entity cputop isend cputop;

_primary.vhd - 源码说明

本页面展示了「夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件」中的 _primary.vhd 源码文件，采用 VHDL 编程语言编写，共 5 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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