_primary.vhd

夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件

library verilog;
use verilog.vl_types.all;
entity cpu is
    port(
        clk             : in     vl_logic;
        reset           : in     vl_logic;
        halt            : out    vl_logic;
        rd              : out    vl_logic;
        wr              : out    vl_logic;
        addr            : out    vl_logic_vector(12 downto 0);
        data            : inout  vl_logic_vector(7 downto 0)
    );
end cpu;