data_latch.v

一个验证过的CAM源码（CAM=Content Address Memory）。语言为verilog

//////////////////////////////////////////////////////////////////////////
//      Block Name      : data_latch.v
//      Author          : Jason Kassoff
//      Date            : 01/29/01
//      Last Revision   : 01/29/01 (by Jason Kassoff)
//
//      Block Description :
//          This block models the latch for the cam_data/occ_lo and
//          cam_mask/occ_hi, used to convert from _s2 to _s1
//
// Controls:
// Inputs: dla_data_in_s2
// Outputs: dla_data_out_s1
////////////////////////////////////////////////////////////////////////////


////////////////////////////////////////////////////////////////////////////
module data_latch ( dla_data_in_s2, dla_data_out_s1, phi2);
////////////////////////////////////////////////////////////////////////////


////////////////////////////////////////////////////////////////////////////
// Port Declarations
////////////////////////////////////////////////////////////////////////////

input [19:0] dla_data_in_s2;
output [19:0] dla_data_out_s1;
input phi2;

reg [19:0] dla_data_out_s1;


// latch

always @ (phi2 or dla_data_in_s2)
begin
  if (phi2)
    dla_data_out_s1 <= dla_data_in_s2;
end

endmodule // data_latch