hdllib.ref

采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下： 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。

EN four_0 NULL E:/pengfu/EDA/期末报告/DAQ_pengfu/../../DAQ_state/FOUR_0.vhd sub00/vhpl02 1230787493
EN clk_div_10 NULL G:/pengfu/EDA/DAQ_pengfu/clk_div_10.vhd sub00/vhpl00 1229656891
AR four_0 behavior E:/pengfu/EDA/期末报告/DAQ_pengfu/../../DAQ_state/FOUR_0.vhd sub00/vhpl03 1230787494
AR clk_div_10 behavioral G:/pengfu/EDA/DAQ_pengfu/clk_div_10.vhd sub00/vhpl01 1229656892