entity.cpp

采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下： 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。

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#include "ieee/std_logic_1164/std_logic_1164.h"
#include "unisim.auxlib/and2/entity.h"

static const char *entFileName = "L:/H.38/rtf/vhdl/src/unisims/unisim_VITAL.vhd";
#ifdef _MSC_VER
#pragma warning(disable: 4355)
#endif

Unisim_and2::Unisim_and2(const char *name, const char* ArchName, const char* fileName, int numOfLine): HSim__s6(false,name,"AND2", ArchName, fileName, HSim::VhdlDesignEntity, numOfLine + 0)

{
  SE[0].initialize("o", &HSimStdLogic::Std_ulogic, this, HSim::PortSigOut);
  ;
  SE[0].setDefaultValue((char *)0);
;
  SE[1].initialize("i0", &HSimStdLogic::Std_ulogic, this, HSim::PortSigIn);
  ;
  SE[1].setDefaultValue((char *)0);
;
  SE[2].initialize("i1", &HSimStdLogic::Std_ulogic, this, HSim::PortSigIn);
  ;
  SE[2].setDefaultValue((char *)0);
;
  SetPorts();
 
}

Unisim_and2::~Unisim_and2()
{
}

void Unisim_and2::SetPorts()
{
}

void Unisim_and2::constructEntityObject()
{
;
}