testbench_arch.h

采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下： 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。

////////////////////////////////////////////////////////////////////////////////
//   ____  ____   
//  /   /\/   /  
// /___/  \  /   
// \   \   \/  
//  \   \        Copyright (c) 2003-2004 Xilinx, Inc.
//  /   /        All Right Reserved. 
// /___/   /      
// \   \  /  \  
//  \___\/\___\
////////////////////////////////////////////////////////////////////////////////

#ifndef H_Work_t_test_testbench_arch_H
#define H_Work_t_test_testbench_arch_H
#include "work/t_test/entity.h"
class Work_t_test_testbench_arch: public Work_t_test {
public:

HSimFileVar Results;
HSim__s4 VP;
HSimAccessVar VS;
HSim__s4 CW;
HSim__s4 C10;
HSim__s4 C13;
    HSim__s1 SA[8];
    Work_t_test_testbench_arch(const char * name);
    ~Work_t_test_testbench_arch();
    void constructObject();
    virtual void archImplement(HSimConfigDecl* cfg);
};


#endif