testbench_arch.h

采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下： 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。

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#ifndef H_Work_test_four_1_testbench_arch_H
#define H_Work_test_four_1_testbench_arch_H
#include "work/test_four_1/entity.h"
class Work_test_four_1_testbench_arch: public Work_test_four_1 {
public:

HSim__s4 VC;
HSimAccessVar VF;
HSim__s4 CJ;
HSim__s4 CN;
HSim__s4 CR;
    HSim__s1 SA[6];
    Work_test_four_1_testbench_arch(const char * name);
    ~Work_test_four_1_testbench_arch();
    void constructObject();
    virtual void archImplement(HSimConfigDecl* cfg);
};


#endif