dffre.v

来自「用VHDL设计具有简单MIPS功能的源码」· Verilog 代码 · 共 21 行

//******************************************************************************
//
// dffre.v
//
// DFF implementation.
//
//
//******************************************************************************

module dffre(clk, d, q, en);
parameter n = 32 ; // width

input clk,  en;
input [n-1:0] d;
output [n-1:0] q;
reg [n-1:0] q;

	always @(posedge clk)
		if (en==1)
			q = d ;
endmodule